DFT Scan 分频时钟的处理

于 2024-03-31 22:08:27 发布
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文章标签： 集成测试 硬件架构 模块测试
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分频电路一般是由一些寄存器加一些组合逻辑生成，对它处理的原则是：

  1. 为了使coverage 不丢失，可以将分频电路内部 以及驱动的寄存器都上chain. 这就要保证在scan的时候，它们的clock 都是可控的，来自scan clock.

  2. 在DC 测试时，一般选用的是shift clock的一个pulse作为capture pulse, 它们上chain可以正常工作。

  3. 对于AC测试时，要保证 分频器内部以及驱动的寄存器的clock都是sign-off的最高 频率。

如下结构可供参考：

独孤勿汪
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