DFT Scan 分频时钟的处理

最新推荐文章于 2025-01-20 13:31:44 发布
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文章标签： 集成测试 硬件架构 模块测试
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分频电路一般是由一些寄存器加一些组合逻辑生成，对它处理的原则是：

  1. 为了使coverage 不丢失，可以将分频电路内部 以及驱动的寄存器都上chain. 这就要保证在scan的时候，它们的clock 都是可控的，来自scan clock.

  2. 在DC 测试时，一般选用的是shift clock的一个pulse作为capture pulse, 它们上chain可以正常工作。

  3. 对于AC测试时，要保证 分频器内部以及驱动的寄存器的clock都是sign-off的最高 频率。

如下结构可供参考：

独孤勿汪
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讨论func与scan分开长tree的局限性
m0_61544122的博客
05-10 1200
当func clock的root都定义在mux前面，分开长tree有助于做短func tree，减少clock buffer，但当部分func clock的root定义在其他clock后面，如下图，分开长tree就会导致scan clock产生很大的skew，从而引起hold violation。debug此类问题，注意观察guide buffer的名字，这里mux后有一个"bid" buffer，其意思为分隔ignore pin，进一步检查发现后面bclk的时钟。
scan时序（一）
最新发布
zmawsl的博客
02-06 308
为Scan模式设置专门的时序约束，确保在Scan Shift和Capture阶段满足时序要求。：确保时钟信号到所有Scan Cell的延迟一致，减少时钟偏斜（Clock Skew）。通过这些方法，DFT工程师可以有效优化Scan电路的时序，提升测试覆盖率和电路可靠性。：确保各Scan Chain长度相近，避免过长或过短，以减少时序差异。：使用测试压缩技术减少Scan Chain长度，降低时序复杂度。：减少Scan Shift时的功耗，避免电压降影响时序。：在Scan模式下进行STA，确保时序收敛。
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weixin_37584728的博客
10-12 548
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weixin_41155581的博客
09-01 9108
芯片正常工作时，各寄存器使用片上的正常时钟和复位信号，但在进行scan test时，时钟和复位应该分别是来自PAD的scan_clk和scan_rstn信号，在进行前端设计时，需要加入scan mux，将芯片内部的时钟和复位bypass掉，选用scan_clk和scan_rstn. 目录1.时钟1.1 时钟源的选择1.2 时钟门控2.复位 1.时钟 时钟的设计考虑主要包括时钟源的选择和clock gating的设计 1.1 时钟源的选择 时钟可能是直接来自片上PLL/OSC产生的时钟或是经由计数器分频产生的
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CodingCos的博客
01-13 1327
在 SoC (系统级芯片) 的设计与测试中，DFT（Design for Testability, 可测试性设计）是一项重要技术，用于确保芯片能够高效、准确地进行制造测试。本文将会介绍 soc 芯片中 如何通过DFT 来接管 芯片上的 clock 和 reset 模块，以及什么场景下需要 DFT来接管它们。通过上述方法，DFT 可有效接管并控制 SoC 芯片上的时钟和复位逻辑，满足不同测试场景需求。对时钟路径添加门控逻辑，允许在测试时钟下更精确控制时钟信号的启停。确保特定的复位信号条件下测试所有逻辑单元。
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08-19 873
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ciscomonkey的博客
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在可测性设计（DFT）技术中，扫描测试（scan）技术可以说是最重要的一部分，其目的在于增强电路的可控制性和可观测性。 在介绍扫描测试技术之前，首先要介绍一下缺陷和故障模型。我们知道DFT技术就是为了检测芯片生产制造过程中的缺陷的，CMOS工艺中常见的制造缺陷就是对电源或地的短路。制造缺陷会引发故障，如果芯片内部一个器件的引脚和电源短路了，那么这个引脚的电平就始终被强制拉高了，在数字电路中就是始终表现为逻辑1，此种故障称为固定为1的故障（stuck-at 1）；同理，如果芯片内部一个器件的引脚和地短路了，那
dft scan 仿真
01-15
### DFT 扫描仿真概述 DFT (Design-for-Test) 技术中的扫描技术允许将内部状态机的状态外部化以便于测试。这使得能够更有效地检测芯片制造过程中的缺陷[^1]。 ### 准备工作 为了执行有效的DFT扫描仿真，需先完成如下准备工作： #### 添加必要的DFT信号 `add_dft_signals`命令用于向设计中添加额外的静态和动态DFT信号。这些预定义的DFT信号对于控制电路至关重要[^2]。 ```verilog // 示例：添加DFT信号到Verilog模块 module top_module; // 假设这是顶层模块的一部分 add_dft_signals(.clk(clk), .reset(reset)); endmodule ``` #### 转换顺序元件为扫描单元 使用特定工具（如Mentor Graphics的ModelSim或其他EDA工具），可以通过运行DRC（设计规则检查）来识别所有的顺序元件，并将其转换为带有扫描功能的单元[^5]。 ### 配置EDT参数 当准备就绪后，在配置EDT（Enhanced Deterministic Test）参数之前，应考虑具体的测试需求以及目标覆盖率。此阶段涉及设置诸如边界扫描链长度、输入/输出端口映射等细节[^3]。 ### 进行仿真与验证 一旦所有前期工作都已完成，则可进入实际的仿真环节。在此期间，会模拟整个测试流程，包括但不限于加载测试图案至扫描链内、应用激励条件给待测设备(DUT)，最后收集响应数据以供后续分析[^4]。 ```bash # 使用Modelsim作为例子启动仿真脚本 vsim work.top_module -do "run -all" ``` ### 结果评估与迭代改进 基于初步仿真的结果，可能需要返回并对某些方面做出调整—无论是修改原始RTL代码还是重新设定EDT选项直至达到满意的性能指标为止。
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