ISO 26262中的失效率计算：IEC TR 62380_Section 7-Integrated circuits_1

文章目录

1 概要

2 集成电路的可靠性预测模型

3 λdie 组件失效率的计算

3.1 加权平均法

3.1.1 λ1和λ2的选取

3.1.2 λbase失效率的计算

3.1.3 温度De-rating系数的计算

3.1.4 λdie的计算

3.2 保守法

3.3 一体法

4 三种方法的结果对比

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1 概要

IEC TR 62380《电子组件、PCBs和设备的可靠性预计通用模型》是涵盖电路、半导体分立器件、光电组件、电阻器、电容器、压电组件、显示器、开关等等电子元器件的可靠性预计模型，模型中包含了环境系数以及材料、工艺和结构等因素相关的系数。并将mission profile 温度变化的影响放入模型中予以考虑。

2 集成电路的可靠性预测模型

图1 IEC TR 62380的可靠性预测数学模型

图2 预测模型参数介绍

观察IEC TR 62380的可靠性预测数学模型可以发现：整个数学模型由如下3部分组成：

- λdie 组件失效率

 - λpackage 封装失效率

 - λEOS 电过应力失效率

3 λdie 组件失效率的计算

IEC TR 62380中的计算例子针对的是单一类型电路的计算，对芯片来说是远远不够的，如何考虑包含2种及以上的电路类型的情况呢？

λ1表示的每个晶体管的失效率，只有电路类型有关；而λ2的值不受晶体管数量的影响，是使用的工艺相关的参数，一般在较大规模的芯片芯片产品可靠性计算时，λ2只参与一次计算，每种电路都有专门的λ2，在计算包含多种类型电路的芯片时面临如何正确处理λ2的问题；因此在ISO 26262-11中基于IEC TR 62380提出了3个包含多种电路类型的情况的λdie组件失效率计算方法。

3.1 加权平均法

加权平均法：指的是根据每种电路的等效晶体管数量，通过加权平均的方式来计算λ2对应的base失效率，计算模型参考ISO 26262-11:Equation (1)：主要分成2部分，公式的左边是不同的电路类型的基础失效，后边为集成电路在任务剖面（Mission profile）下的影响系数（受工作温度及对应的时间占比影响）。

图3 加权平均法的计算模型

已知一个CMOS的MCU、冷却方式为自然对流、温度剖面为“motor control”、结温温升26.27 C、PQFP 144引脚封装、包含50k CPU和16kB SRAM；参考ISO 26262-11:Table 2及相关内容描述。

3.1.1 λ1和λ2的选取

根据输入的CPU、SRAM电路类型，查询ISO 26262-11:Figure 10；即下图，相应的参数选择已标注：

图4 λ1和λ2的参数选择

Table 2 λ1和λ2的选值和晶体管的数量

模块	名称	参数值	备注
50k gate CPU	λ1	3.40E-06	Fit
	λ2	1.7	Fit
	N	200000	50K * 4 transistors/gate
16kB SRAM	λ1	1.70E-07	Fit
	λ2	8.8	Fit
	N	786432	16 * 1024 * 8 * 6 transistors/bit

3.1.2 λbase失效率的计算

λbase的数学模型如下：

代入CPU\SARM的λ1和λ2选值和晶体管的数量，得：

模块	名称	参数值	λbase
CPU	λ1	3.40E-06	0.37
	λ2	1.7
	N	200000
SRAM	λ1	1.70E-07	7.02
	λ2	8.8
	N	786432

3.1.3 温度De-rating系数的计算

温度De-rating系数用来评估工作环境温度对组件Die失效率的影响大小，在这里由于篇幅问题，就不做详细计算，直接引用Per calendar hour计算结果0.17。

3.1.4 λdie的计算

将基础失效率λbase和温度De-rating系数代入：

Circuit Element	λ1	N	α	λ2	Base failure rate (FIT)	De-rating for temp	Effective failure rate (FIT)
50 k gate CPU	3.40E-06	200000	10	1.7	0.37	0.17	0.06
16 kB SRAM	1.70E-07	786432	10	8.8	7.02	0.17	1.18
Die failure rate (FIT)							1.25

3.2 保守法

保守法：指的是选取电路类型中最大的λ2值以及最大温度De-rating系数计算λ2对应的base失效率，计算模型参考ISO 26262-11:Equation (2)：

图6 保守法的计算模型

参考ISO 26262-11:Table 3，这个例子没有进行详细的分步计算，表格中已经列出了各个阶段的结果值，供读者理解保守法的计算模型：

图7 ISO 26262 Part11:Table 3

计算过程如下：

3.3 一体法

一体法是将芯片作为一个整体去考虑、不在区分内部电路类型，不用根据电路类型选取参数、也不用考虑不同电路晶体管数量和使用的技术的影响；由于只有一种类型电路，计算模型可以直接参考IEC TR 62380介绍的标准模型。

图10 一体法的计算模型

输入参数及计算结果（参考ISO 26262-11：Table 5）：

图11 参考ISO 26262-11:Table 5

4 三种方法的结果对比

ISO 26262-11: 4.6.2.1.1.1介绍了三种方法来计算包含2种以上电路类型时的集成电路裸片失效，这三种方法计算的结果会有多大差异？

以（50k gate CPU、16kB SRAM）为例来对比，加权平均法和一体法都使用了这一例子，直接代入计算结果，计算过程可以见2.2.1和2.2.3章节；针对保守法计算结果如下：

Element	λ1	N	α	BFR without λ2	λ2	De-rating for temp	EFR (FIT)
50 k gate CPU	3.40E-06	200000	10	0.021	1.7
16 kB SRAM	1.70E-07	786432	10	0.004	8.8
Die failure rate (FIT)				0.025	Max(8.8,1.7)=8.8	0.17	1.49
注：BFR：Base failure rate；EFR：Effective failure rate

将3种方法的结果列入表中进行对比：

	BFR for λ1 (FIT)	BFR for λ2 (FIT)	EFR for λ1 (FIT)	EFR for λ2 (FIT)	EFR (FIT)
加权平均法	0.025	7.36	0.004	1.241	1.25
保守法	0.10	8.8	0.004	1.485	1.49
一体法	0.025	1.7	0.02	0.29	0.31
注：BFR：Base failure rate；EFR：Effective failure rate

三种计算方法的总结：

• 在晶体管数量较小的情况下，λ2的值对最终结果影响较大；
• 一体法是最乐观的，可以理解为：选择了较小的λ2；但是λ1的值会使λ1的base失效率有所偏大（存储相关的时DSP的1/20，粗略计算一下存储比DSP等效晶体管数量多728万个时，λ1的base失效率的影响将超过λ2）。
• 加权平均法处于保守法与一体法之间，即考虑了不同电路类型的技术、又兼顾到不同电路所包含的晶体管数量的占比问题；