飞哥一芯
芯片行业奋战十余年老兵。
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芯片资深IC设计工程师面经系列(八)开放式问题
2.如果有同事不太好打交道,如何处理,或者和领导意见不统一,如何处理。还有一类属于开放式问题,每个人需要结合自身经历进行回答。4.算法实现为RTL的过程中,有没有经验分享。1.遇到过的比较难得问题是什么,如何解决的。3.有没有带过团队,谈谈带团队的经验。5.时序优化的一些经验。原创 2023-11-20 20:53:47 · 87 阅读 · 0 评论 -
芯片资深IC设计工程师面经系列(七)功耗面积预评估
PR后面积总和mm2。原创 2023-11-20 20:34:11 · 168 阅读 · 0 评论 -
芯片资深IC设计工程师面经系列项目介绍(二)通信芯片
下行:光口->二次解帧->Ramp成型(1.08M)->SRC(4/3滤波器)(1.28M)->跨时钟域(153.64->368.64)->fir1(3倍插值)(3.84M)-->dhb1->fir2(3倍插值)->hb2->hb3->mix_sum(92.16M)-->cfr->hb4->hb5->dpd(368.64M)->pa_protect->DAC。CSI:LS估计->解正交->频域滤波->码本搜索->H矩阵计算->P矩阵->SNR->DSP接口。H矩阵:计算矩阵的期望E。原创 2023-11-13 21:36:10 · 75 阅读 · 0 评论 -
十年芯片资深IC设计工程师面经系列(四)SDC约束
set_driving_cell:当我们的设计是模块级(Block level)的design时,我们的设计前面一般还有其他的设计,那么前面模块的输出便是我们模块的输入,5.1set_false_path:可以单独的时钟或者路径进行约束。set drive :当我们的设计是芯片级(Chip level)的顶层设计时,芯片外围电路要驱动的是负载较大的IO单元,故需要的驱动能力较强,:set_load 是指output端口的负载,设置的值会影响输出到端口的net上的电容,从而影响相应的路径延时。原创 2023-11-10 17:27:27 · 412 阅读 · 1 评论 -
芯片资深IC设计工程师面经系列(三)CDC分析
面试官通常还喜欢在某个点深入的询问下去,特别是一些通用的的偏终端的问题,作为一个前端设计工程师,仅仅会写RTL代码是远远不够的。原创 2023-11-09 16:26:23 · 426 阅读 · 1 评论 -
芯片资深IC设计工程师面经系列(二)芯片开发流程
TR3:RTL开发,验证、集成、综合等。其中又有50%网表(代码完成)、85%网表(完成所有用例验证)、95%网表(代码freeze)、100%网表(网表交付)包括原始代码、网表、filelist、dont_touch_list、sdc(时序约束文件)、upf(电源域描述文件)、fsdb(仿真波形文件)在代码freze之前,有综合、lint检查、cdc分析、pt分析、帕拉丁平台emu、FPGA原型验证等工作。TR4:后端设计、后仿真、FM(形式化验证)、ECO等工作。问题一,介绍下芯片开发流程。原创 2023-11-09 14:02:23 · 405 阅读 · 1 评论 -
lint屏蔽erro时屏蔽整个模块或者IP
lint是芯片设计必做的步骤,当遇到外购IP时,lint报出很多warning或者err,如果逐条waive耗时耗力,又无法修改IP代码,怎么办呢?将此命令添加到waive的脚本里,就可以啦,试试看。一个命令可以解决此烦恼。原创 2023-11-09 10:22:48 · 93 阅读 · 1 评论 -
时钟mux电路,gitchfree实现
在数字芯片设计中,存在始终mux时,需要做glitch free处理,下面为某厂的clk_mux glitch free原代码,仅供参考。原创 2023-11-09 11:41:28 · 191 阅读 · 1 评论 -
dc面积功耗分析
intrinsic leakage power(固有漏电功耗),由于source-to-drain(源极到漏极)的泄露电流导致。gate leakage power,由于source to gate 或者gate to drain泄露电流导致。Switching Power:由于容性负载充电放电导致的功耗。Internal Power:由于cell内部的电容充电放电引起的功耗以及PN结瞬时短路电流导致的功耗。电路功耗分为动态功耗(Dynamic Power)和静态功耗(Static Power)原创 2023-10-25 14:28:21 · 611 阅读 · 1 评论 -
如何解决后端 timing check时endpoints which are not constrained for maximum delay.问题
这种问题一般是由于代码中部分信号tie0,导致部分寄存器综合后为常数。工具会前面自动插入icg,导致时钟无法到达寄存器。后端可通过脚本去除此warning。原创 2023-10-18 11:36:51 · 765 阅读 · 1 评论