十年芯片资深IC设计工程师面经系列(四)SDC约束

本节只要讲SDC约束。SDC对于芯片的成败来说也是非常关键,而且没有显示的手段来验证约束的正确性。因此需要非常仔细。SDC通常包括以下内容:

1.设置时钟周期
set CLK_usb_pcie_bus_period 5.0

set CLK_usb_ram_period 5.0

2.创建时钟 

2.1对于IP或者芯片的输入口时钟,使用create_clock命令来创建时钟
create_clock -name CLK_pclk_vir\
    -period  $CLK_pclk_vir_period\
    -waveform {0 5}
create_clock -name CLK_apif_aon\
    -period  $CLK_apif_aon_period\
    [get_ports clk_apif_aon]\
    -waveform {0 20}

2.2创建虚拟时钟,用于IO delay约束。

# 100M, sysctl clk
create_clock -name CLK_pclk_vir\
    -period  $CLK_pclk_vir_period\
    -waveform {0 5}  

3.生成时钟,当时钟经过分频或者寄存器打断后,需要重新generate时钟,以指定生成时钟和源时钟的相位关系。注意,对于经过mux或者gate等组合逻辑,时钟不需要generate

create_generated_clock -name ref_o

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Design Compiler SDC约束是用于设计综合的一种约束语言,它能够定义设计在综合过程中的时序和功能要求。SDC意为Synopsys Design Constraints,通过在设计综合之前定义和添加这些约束,可以确保设计的正确性和性能目标的达成。 SDC约束主要包括时钟频率、时序路径、时序推迟、时钟握手协议等方面的约束。时钟频率是指设计中时钟的振荡频率,需要在SDC中进行显式的指定。时序路径是指信号在设计中的传输路径,通过定义这些路径的时序要求,可以确保设计的时序符合预期。时序推迟是指时序与延迟之间的关系,可以通过SDC约束来指定某些路径的最大延迟或最小延迟。时钟握手协议是指时钟和数据之间的逻辑关系,通过SDC约束可以确保正确的时钟握手协议被遵守。 使用SDC约束的过程一般包括以下几个步骤:首先,根据设计的要求和目标,在设计启动之前确定所需的约束类型。然后,通过定义时钟频率及相关约束,确保设计中时钟的正常运行。接着,通过定义时序路径和相关约束,确保信号在设计中的正确传输和时序要求的达成。最后,根据具体设计的需求,定义时序推迟和时钟握手协议的约束,以确保设计在时序和功能上的要求被满足。 总的来说,Design Compiler SDC约束是一种重要的工具和语言,可以帮助设计工程师设计综合过程中进行时序和功能要求的定义和控制,从而实现设计的正确性和性能目标。
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