十年芯片资深IC设计工程师面经系列（四）SDC约束

本节只要讲SDC约束。SDC对于芯片的成败来说也是非常关键，而且没有显示的手段来验证约束的正确性。因此需要非常仔细。SDC通常包括以下内容：

1.设置时钟周期
set CLK_usb_pcie_bus_period 5.0

set CLK_usb_ram_period 5.0

2.创建时钟 ，

2.1对于IP或者芯片的输入口时钟，使用create_clock命令来创建时钟
create_clock -name CLK_pclk_vir\
    -period  $CLK_pclk_vir_period\
    -waveform {0 5}
create_clock -name CLK_apif_aon\
    -period  $CLK_apif_aon_period\
    [get_ports clk_apif_aon]\
    -waveform {0 20}

2.2创建虚拟时钟，用于IO delay约束。

# 100M, sysctl clk
create_clock -name CLK_pclk_vir\
    -period  $CLK_pclk_vir_period\
    -waveform {0 5}  

3.生成时钟，当时钟经过分频或者寄存器打断后，需要重新generate时钟，以指定生成时钟和源时钟的相位关系。注意，对于经过mux或者gate等组合逻辑，时钟不需要generate

create_generated_clock -name ref_o