计数器（2）：递增再递减，不断循环

游泳冒菜

于 2024-08-31 13:54:44 发布

阅读量231

点赞数 3

分类专栏： FPGA：Verilog 文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_47973334/article/details/141751732

版权

FPGA：Verilog 专栏收录该内容

14 篇文章 0 订阅

订阅专栏

要求：

设计一个数x，它先递增10次，然后递减10次，又递增10次，循环反复。

代码：

module count
//---------------------<端口声明>-------------------------------------------
(
input  wire             clk                 , //时钟，50Mhz
input  wire             rst_n               , //复位，低电平有效
output reg   [3:0]      x                   ,
output reg              flag_x
);

//--------------------------------------------------------------------------
//--   程序开始
//--------------------------------------------------------------------------
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        x <= 0;
    else if(flag_x==0 && x<9)
        x <= x + 1;
    else if(flag_x==1 && x>0)
        x <= x - 1;
end

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        flag_x <= 0;
    else if(flag_x==0 && x==9)
        flag_x <= 1;
    else if(flag_x==1 && x==0)
        flag_x <= 0;
end



endmodule