【FPGA】Verilog 实践：半加器与全加器 | 半减器与全减器 | Code Converter

写在前面：本章主要理解加法器和减法器的概念，并了解 Code converter 的概念。使用 Verilog 实现多种加法器、减法器和代码转换器，通过 FPGA 验证 Verilog 实现的电路的行为。

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Ⅰ. 前置知识

0x00 半加器与全加器

① 半加器 () 有两个输入和输出：

• 输入由 2 个 1-bit  数组成，输出由  和  组成。</