verilog学习笔记- 5)verilog简介

目录

Verilog 概述:

为什么需要 Verilog:

Verilog 和 VHDL 区别:

Verilog 和 C 的区别:

Verilog HDL(Hardware Description Language)是在用途最广泛的 C 语言的基础上发展起来的一种硬件 描述语言,具有灵活性高、易学易用等特点。Verilog HDL 可以在较短的时间内学习和掌握,目前已经在 FPGA 开发/IC 设计领域占据绝对的领导地位。

Verilog 概述:

为什么需要 Verilog:

在 FPGA 设计里面,我们有多种设计方式,如原理图设计方式、编写描述语言(代码)等方式。一开 始很多工程师对原理图设计方式很钟爱,这种输入方式能够很直观的看到电路结构并快速理解,但是随着 电路设计规模的不断增加,逻辑电路设计也越来越复杂,这种设计方式已经越来越不满足实际的项目需求 了。这个时候 Verilog 语言就取而代之了,目前 Verilog 已经在 FPGA 开发/IC 设计领域占据绝对的领导地位。

Verilog 和 VHDL 区别:

这两种语言都是用于数字电路系统设计的硬件描述语言,而且都已经是 IEEE 的标准。 VHDL 1987 年 成为标准,而 Verilog 是 1995 年才成为标准的。这是因为 VHDL 是美国军方组织开发的,而 Verilog 是由一 个公司的私有财产转化而来。为什么 Verilog 能成为 IEEE 标准呢?它一定有其独特的优越性才行,所以说 Verilog 有更强的生命力。 这两者有其共同的特点:

1. 能形式化的抽象表示电路的行为和结构;

2. 支持逻辑设计中层次与范围的描述;

3. 可借用高级语言的精巧结构来简化电路行为和结构;

4. 支持电路描述由高层到低层的综合转换;

5. 硬件描述和实现工艺无关。 但是两者也各有特点。Verilog 推出已经有 20 年了,拥有广泛的设计群体,成熟的资源,且 Verilog 容 易掌握,只要有 C 语言的编程基础,通过比较短的时间,经过一些实际的操作,可以在 1 个月左右掌握这 种语言。而 VHDL 设计相对要难一点,这个是因为 VHDL 不是很直观,一般认为至少要半年以上的专业培训才能掌握。 近 10 年来,EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论不休,目前在美国,高层 次数字系统设计领域中,应用 Verilog 和 VHDL 的比率是 80%和 20%;日本与中国台湾和美国差不多;而 在欧洲 VHDL 发展的比较好;在中国很多集成电路设计公司都采用 Verilog。我们推荐大家学习 Verilog,本 教程全部的例程都是使用 Verilog 开发的。

Verilog 和 C 的区别:

Verilog 是硬件描述语言,在编译下载到 FPGA 之后,FPGA 会生成电路,所以 Verilog 全部是并行处理 与运行的;C 语言是软件语言,编译下载到单片机/CPU 之后,还是软件指令,而不会根据你的代码生成相 应的硬件电路,而单片机/CPU 处理软件指令需要取址、译码、执行,是串行执行的。

Verilog 和 C 的区别也是 FPGA 和单片机/CPU 的区别,由于 FPGA 全部并行处理,所以处理速度非常快,这个是 FPGA 的最大优势,这一点是单片机/CPU 替代不了的。

  • 1
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

Vizio<

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值