HDLBits刷题Day23，3.2.5.7 Simple FSM 3 (asynchronous reset) - 3.2.5.8 Simple FSM 3 (synchronous reset)

最新推荐文章于 2024-09-14 22:33:48 发布

weixin_52312830

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分类专栏： HDLBits刷题文章标签： fpga开发算法硬件工程

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文章介绍了如何在Verilog中实现一个四状态的摩尔状态机，分别包含异步和同步重置功能，详细展示了状态转移逻辑、状态寄存器和输出逻辑的编程方法。

摘要由CSDN通过智能技术生成

联系3.2.5.5和3.2.5.6来看

3.2.5.7 Simple FSM 3 (asynchronous reset)

问题描述

下面是一输入一输出四状态的摩尔状态机的状态转移表。实现这个状态机。包括将 FSM 重置为状态 A 的异步重置。

代码：

module top_module(
    input clk,
    input in,
    input areset,
    output out); //
    reg [1:0] state,next_state;
    parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
    // State transition logic
    always @(*) begin
        case(state)
            A:next_state=in?B:A;
            B:next_state=in?B:C;
            C:next_state=in?D:A;
            D:next_state=in?B:C;
        endcase
    end
    // State flip-flops with asynchronous reset
	always @(posedge clk or posedge areset) begin
        if(areset) state<=A;
        else state<=next_state;
    end
    // Output logic
    assign out=(state==D);
endmodule

3.2.5.8 Simple FSM 3 (synchronous reset)

问题描述

以下是一输入一输出四状态的摩尔状态机的状态转移表。实现这个状态机。包括将 FSM 重置为状态 A 的同步重置。（这与Fsm3的问题相同，但有同步重置。）

代码：

module top_module(
    input clk,
    input in,
    input reset,
    output out); //
    reg [1:0] state,next_state;
    parameter A=2'b00,B=2'b01,C=2'b10,D=2'b11;
    // State transition logic
    always @(*) begin
        case(state)
            A:next_state=in?B:A;
            B:next_state=in?B:C;
            C:next_state=in?D:A;
            D:next_state=in?B:C;
        endcase
    end
    // State flip-flops with synchronous reset
	always @(posedge clk) begin
        if(reset) state<=A;
        else state<=next_state;
    end
    // Output logic
    assign out=(state==D);
endmodule