Verilog进阶挑战（5）—— 数据串转并电路

Verilog进阶挑战

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一、题目描述

实现串并转换电路，输入端输入单bit数据，每当本模块接收到6个输入数据后，输出端输出拼接后的6bit数据。本模块输入端与上游的采用valid-ready双向握手机制，输出端与下游采用valid-only握手机制。数据拼接时先接收到的数据放到data_b的低位。

电路的接口如下图所示。valid_a用来指示数据输入data_a的有效性，valid_b用来指示数据输出data_b的有效性；ready_a用来指示本模块是否准备好接收上游数据，本模块中一直拉高；clk是时钟信号；rst_n是异步复位信号。

二、解析与代码

关于valid-ready双向握手机制：深入AXI4总线-[一]握手机制
时序图含有的信息较多，观察时序图需要注意：

1. data_b是在已接收到6个数据后下一个时钟产生输出；
2. 本模块与上游采用valid_ready握手机制，当valid_a拉低，表示与上游握手未成功，则此时data_a的数据无效，不存入本模块当中；
3. 本模块与下游采用valid_only握手机制，这是一种单向指示性握手机制，已接收到6个数据后，valid_b拉高一个时钟周期，指示输出数据有效性

`timescale 1ns/1ns

module s_to_p(
	input 				clk 		,   
	input 				rst_n		,
	input				valid_a		,
	input	 			data_a		,
 
 	output	reg 		ready_a = 1		,
 	output	reg			valid_b	= 0	,
	output  reg [5:0] 	data_b  = 0
);
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		ready_a <= 0;
	else ready_a <= 1;
end
//计数器
reg [2:0] cnt;
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		cnt <= 0;
	else if(valid_a && ready_a && cnt<3'd5)
		cnt <= cnt +1;
	else if(valid_a && cnt==3'd5)
		cnt <= 0;
	else
		cnt <= cnt;
end
//数据寄存器更新
reg [5:0] data_reg;
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		data_reg <= 6'd0;
	end
	else begin
		if(valid_a && ready_a) data_reg <= {data_a,data_reg[5:1]};
		else data_reg <= data_reg;
	end
end
//输出更新
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		valid_b <= 0;
		data_b <= 0;
	end
	else begin
		if(valid_a && ready_a && cnt==3'd5) begin
			data_b <= {data_a,data_reg[5:1]};
			valid_b <= 1;
		end
		else begin
			data_b <= data_b;
			valid_b <= 0;
		end
	end
end
endmodule