Verilog快速入门（5）—— 位拆分与运算

Verilog快速入门

(1) 四选一多路器
(2)异步复位的串联T触发器
(3)奇偶校验
(4)移位运算与乘法
(5)位拆分与运算
(6)使用子模块实现三输入数的大小比较
(7)4位数值比较器电路
(8)4bit超前进位加法器电路
(9)优先编码器电路①
(10)用优先编码器①实现键盘编码电路
(11)8线-3线优先编码器
(12)使用8线-3线优先编码器实现16线-4线优先编码器
(13)用3-8译码器实现全减器
(14)使用3-8译码器①实现逻辑函数
(15)数据选择器实现逻辑函数
(16)状态机
(17)ROM的简单实现
(18)边沿检测

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一、题目描述

现在输入了一个压缩的16位数据，其实际上包含了四个数据[3:0][7:4][11:8][15:12],

现在请按照sel选择输出四个数据的相加结果,并输出valid_out信号（在不输出时候拉低）

0: 不输出且只有此时的输入有效

1：输出[3:0]+[7:4]

2：输出[3:0]+[11:8]

3：输出[3:0]+[15:12]

二、解析与代码

`timescale 1ns/1ns

module data_cal(
input clk,
input rst,
input [15:0]d,
input [1:0]sel,

output reg [4:0]out=0,
output reg validout=0
);
//*************code***********//
reg [15:0]data_lock;  
always@(posedge clk or negedge rst) begin
    if (!rst)
        data_lock <= 0;
    else if(!sel)
        data_lock <= d;
end

always @(posedge clk)begin
    if(!rst)begin
        out <= 0;
        validout <= 0;
    end
    else begin
        case(sel)
            2'b00:begin
                out <= 0;
                validout <= 0;
            end
            2'b01:begin
                out <= data_lock[3:0]+data_lock[7:4];
                validout <= 1;
            end
            2'b10:begin
                out <= data_lock[3:0]+data_lock[11:8];
                validout <= 1;
            end
            2'b11:begin
                out <= data_lock[3:0]+data_lock[15:12];
                validout <= 1;
            end
        endcase
    end
end

//*************code***********//
endmodule