Verilog快速入门（6）—— 使用子模块实现三输入数的大小比较

Verilog快速入门

(1) 四选一多路器
(2)异步复位的串联T触发器
(3)奇偶校验
(4)移位运算与乘法
(5)位拆分与运算
(6)使用子模块实现三输入数的大小比较
(7)4位数值比较器电路
(8)4bit超前进位加法器电路
(9)优先编码器电路①
(10)用优先编码器①实现键盘编码电路
(11)8线-3线优先编码器
(12)使用8线-3线优先编码器实现16线-4线优先编码器
(13)用3-8译码器实现全减器
(14)使用3-8译码器①实现逻辑函数
(15)数据选择器实现逻辑函数
(16)状态机
(17)ROM的简单实现
(18)边沿检测

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一、题目描述

请编写一个子模块，将输入两个8bit位宽的变量data_a,data_b，并输出data_a,data_b之中较小的数。并在主模块中例化，实现输出三个8bit输入信号的最小值的功能。

子模块的信号接口图如下：

主模块的信号接口图如下：

输入描述：
clk：系统时钟
rst_n：异步复位信号，低电平有效
a,b,c：8bit位宽的无符号数
输出描述：
d：8bit位宽的无符号数，表示a,b,c中的最小值

二、解析与代码

容易错的地方是，停留在软件设计的思维试图把a,b中小的值再去和c比较，等min(a,b)出来再和c比，c已经是下一时刻的c了。

`timescale 1ns/1ns
module main_mod(
	input clk,
	input rst_n,
	input [7:0]a,
	input [7:0]b,
	input [7:0]c,
	
	output [7:0]d
);

wire [7:0] tmp1;
wire [7:0] tmp2;
wire [7:0] tmp3;
getmin getmininst1(
	.clk(clk),
	.rst_n(rst_n),
	.a(a),
	.b(b),

	.c(tmp1)
);
getmin getmininst2(
	.clk(clk),
	.rst_n(rst_n),
	.a(a),
	.b(c),

	.c(tmp2)
);
getmin getmininst3(
	.clk(clk),
	.rst_n(rst_n),
	.a(tmp1),
	.b(tmp2),

	.c(d)
);

endmodule




module getmin(
	input clk,
	input rst_n,
	input [7:0]a,
	input [7:0]b,

	output reg [7:0]c
);

always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		c <= 0;
	else if(a<=b)
		c <= a ;
	else
		c <= b ;
end

endmodule