同步FIFO的两种Verilog设计方法

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于 2024-10-05 01:24:45 发布

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在数字电路设计中，FIFO（First-In, First-Out）缓冲器是一种重要的数据结构，用于在不同的速度域之间传递数据。同步FIFO指的是读写操作在同一时钟域下的FIFO。本文将详细介绍同步FIFO的两种设计方法：计数器法和高位扩展法，并提供相应的Verilog代码示例。

一、计数器法

计数器法通过维护一个计数器来记录FIFO中当前存储的数据项数量。当进行写操作时，计数器增加；当进行读操作时，计数器减少。基于计数器的值，可以判断FIFO是否已满或为空。

1.1 工作原理

写操作：当FIFO未满时，写入数据使计数器加一。
读操作：当FIFO非空时，读取数据使计数器减一。
空/满判断：根据计数器的值与FIFO的深度比较，产生空和满的标志信号。

1.2 代码示例

module sync_fifo_cnt #(
    parameter DATA_WIDTH = 8,
    parameter DATA_DEPTH = 16
)(
    input wire clk,
    input wire rst_n,
    input wire [DATA_WIDTH-1:0] data_in,
    input wire rd_en,
    input wire wr_en,
    output reg [DATA_WIDTH-1:0] data_out,
    output wire empty,
    output wire full,
    output reg [$clog2(DATA_DEPTH):0] fifo_cnt
);
    reg [DATA_WIDTH-1:0] fifo_buffer[DATA_DEPTH-1:0];
    reg [$clog2(DATA_DEPTH)-1:0] wr_addr, rd_addr;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            wr_addr <= 0;
            rd_addr <= 0;
            fifo_cnt <= 0;
        end else begin
            if (wr_en && !full) begin
                fifo_buffer[wr_addr] <= data_in;
                wr_addr <= wr_addr + 1;
                fifo_cnt <= fifo_cnt + 1;
            end
            if (rd_en && !empty) begin
                data_out <= fifo_buffer[rd_addr];
                rd_addr <= rd_addr + 1;
                fifo_cnt <= fifo_cnt - 1;
            end
        end
    end

    assign empty = (fifo_cnt == 0);
    assign full = (fifo_cnt == DATA_DEPTH);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            data_out <= 0;
        end else if (rd_en && !empty) begin
            data_out <= fifo_buffer[rd_addr];
        end
    end
endmodule

二、高位扩展法

高位扩展法通过扩展读写指针的位宽来增加一个额外的位，用于表示FIFO的状态。这种方法不需要计数器，而是通过读写指针的高位和低位的比较来判断FIFO的空满状态。

2.1 工作原理

写操作：写指针指向下一个要写入的数据位置，当写指针的高位和读指针的高位不同时，表示FIFO已满。
读操作：读指针指向下一个要读出的数据位置，当读指针追上写指针时，表示FIFO为空。
空/满判断：通过比较读写指针的高位和低位，产生空和满的标志信号。

2.2 代码示例

module sync_fifo_ptr #(
    parameter DATA_WIDTH = 8,
    parameter DATA_DEPTH = 16
)(
    input wire clk,
    input wire rst_n,
    input wire [DATA_WIDTH-1:0] data_in,
    input wire rd_en,
    input wire wr_en,
    output reg [DATA_WIDTH-1:0] data_out,
    output wire empty,
    output wire full
);
    reg [DATA_WIDTH-1:0] fifo_buffer[DATA_DEPTH-1:0];
    reg [$clog2(DATA_DEPTH):1] wr_ptr, rd_ptr;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            wr_ptr <= 0;
            rd_ptr <= 0;
        end else begin
            if (wr_en && !full) begin
                fifo_buffer[wr_ptr[$clog2(DATA_DEPTH)-1:0]] <= data_in;
                wr_ptr <= wr_ptr + 1;
            end
            if (rd_en && !empty) begin
                data_out <= fifo_buffer[rd_ptr[$clog2(DATA_DEPTH)-1:0]];
                rd_ptr <= rd_ptr + 1;
            end
        end
    end

    assign empty = (wr_ptr == rd_ptr);
    assign full = (wr_ptr[$clog2(DATA_DEPTH)] != rd_ptr[$clog2(DATA_DEPTH)]) && (wr_ptr[$clog2(DATA_DEPTH)-1:0] == rd_ptr[$clog2(DATA_DEPTH)-1:0]);

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            data_out <= 0;
        end else if (rd_en && !empty) begin
            data_out <= fifo_buffer[rd_ptr[$clog2(DATA_DEPTH)-1:0]];
        end
    end
endmodule