基于FPGA的交通灯设计Verilog代码ISE仿真

名称：基于FPGA的交通灯设计Verilog代码ISE仿真（文末获取）

软件：ISE

语言：Verilog

代码功能：

1、实现一个十字路口交通灯，每条路有红绿黄三色信号灯

2、使用数码管显示倒计时

3、可通过代码修改通行时间

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

代码中定义了主路红灯33秒，绿灯45秒，黄灯3秒

支路红灯48秒，绿灯30秒，黄灯3秒

仿真图对应如下，下图中用不同颜色标记了不同灯

部分代码展示:

module display
(
input clk,
input [7:0] main_data,//主路,两个数码管
input [7:0] branch_data,//支路,两个数码管
output reg [3:0] weixuan,//位选,高电平亮
output reg [7:0] duanxian//段选,高电平亮
);
wire [3:0] main_data_ten;//十位
wire [3:0] main_data_one;//个位
wire [3:0] branch_data_ten;//十位
wire [3:0] branch_data_one;//个位
assign main_data_ten=main_data/10;//十位
assign main_data_one=main_data%10;//个位
assign branch_data_ten=branch_data/10;//十位
assign branch_data_one=branch_data%10;//个位
reg[15:0]jishu='d0;
always@(posedge clk)
begin
jishu<=jishu+16'd1;
end
reg [3:0] display_data=4'd0;
always@(posedge clk)
begin
case(jishu[5:4])//显示（仿真减小为[5:4]）
2'd0:display_data<=branch_data_one;
2'd1:display_data<=branch_data_ten;
2'd2:display_data<=main_data_one;
2'd3:display_data<=main_data_ten;
      default:;
endcase
end
always@(posedge clk)
begin
case(jishu[5:4])//位选，低亮（仿真减小为[5:4]）
2'd0: weixuan<=4'b1110;
2'd1: weixuan<=4'b1101;
2'd2: weixuan<=4'b1011;
2'd3: weixuan<=4'b0111;
default:weixuan<=4'b0111;
endcase
case(display_data)//段选，低亮
0 : duanxian= (8'hc0); 
1 : duanxian= (8'hf9); 
2 : duanxian= (8'ha4); 
3 : duanxian= (8'hb0); 
4 : duanxian= (8'h99); 
5 : duanxian= (8'h92);
6 : duanxian= (8'h82); 
7 : duanxian= (8'hf8); 
8 : duanxian= (8'h80); 
9 : duanxian= (8'h90); 
endcase
end
endmodule

源代码

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