SerDes interface参考设计_SERDES的简介（2）

最新推荐文章于 2024-02-26 18:10:16 发布
VIP文章 最新推荐文章于 2024-02-26 18:10:16 发布
阅读量6.9k 收藏 24
点赞数 2
分类专栏： SerDes 文章标签： serdes CDR 8B10B编码 fpga 京微雅格国产FPGA 国产FPGA
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/yijingjijng/article/details/48023551
版权

2   SERDES的简介

2.1   SERDES结构简介

SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。这种点对点的通信技术可以提升信号的传输速度，并且降低通信成本。

SerDes 结构大致可以分为四类：

并行时钟SerDes：将并行宽总线串行化为多个差分信号对，传送与数据并联的时钟，容易实现。


8B/10B 编码SerDes：将每个数据字节映射到10bit代码，然后将其串行化为单一信号对。10位代码是这样定义的：为接收器时钟恢复提供足够的转换，并且保证直流平衡（即发送相等数量的‘1’和‘0’）。这些属性使8B/10BSerDes 能够在有损耗的互连和光纤传输中以

最低0.47元/天 解锁文章
yijingjing17
关注
  • 2
    点赞
  • 踩
  • 24
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
带你一文理解车载串行解串器SERDES
a2591748032的博客
03-24 69
带你一文理解车载串行解串器SERDES
OIF_CEI-P-02.0.pdf
12-16
Common Electrical I/O – Protocol (CEI-P) Implementation Agreement (March 2008) OIF-SFI4-02.0 – SERDES Framer Interface Level 4 (SFI-4.2) Phase 2: Implementation Agreement for 10Gb/s Interface for Physical Layer Devices
SerDes知识详解
热门推荐
Next_FSE的博客
06-20 5万+
一、SERDES的作用 1.1并行总线接口   在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。     随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。 a)、时钟到达两个芯片的传播延时不相等(clock skew) b)、并行数据各个bit的传播延时不相等(data skew)
【学习笔记】Serdes中的高速接口设计
最新发布
qq_36045093的博客
02-26 478
深入了解信号与信道的交互方式，及其带宽限制特性对信号产生的影响在频域和时域的体现。据此结合信道的衰减特性，确定设计目标参数，以及指导接口电路的设计和信道仿真模型的选取。 2) 针对性地研究了几种带宽拓展技术和均衡技术，对其电路特性和应用条件进行了分析和比较。为本文特定工艺条件下的高速收发器的设计提供了技术支持。 3) 根据 0.13μm CMOS 工艺的具体条件，在发射端中采用了前馈源极跟随器和后馈源极跟随器，以及具有阻抗匹配和电感峰化的CML（电流模）驱动器。在接收器中，采用了具有电感峰化和电
硬件扫盲系列-接口
dianji2015_的博客
11-14 1万+
硬件扫盲系列-接口1.前言2. 概念2.1 PCIE接口2.2 HDMI接口2.3 SATA接口2.4 以太网接口2.5 Serdes接口 1.前言 最近感觉越来越多的概念都不知道，有种被知识淹没的感觉，那就逐步分解，逐个击破吧。 2. 概念 2.1 PCIE接口 2.2 HDMI接口 2.3 SATA接口 2.4 以太网接口 2.5 Serdes接口 ...
Serdes基础
沙漠的甲壳虫的博客
05-20 4885
SerDes是什么? SerDes是Serializer/Deserializer的缩写，即串行器和解串器，顾名思义是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的”器件“。对于FPGA工程师来说“串并转换”再熟悉过不过了，只不过SerDes是一种需要数模硬件实现的，用于高速传输的“高级”串并转换器件。至于接口从最初从串口到并口，再回归到串口的历史发展，可以阅读相关的文献，借此可以了解一下系统同步、源同步的技术瓶颈。在未来高带宽、低成本的应用领域会越来越广泛。 高速接...
serdes简介
风之伤
10-10 1万+
1x 2x 4x 指使用的serdes的数量 1x serDes的速率是1.25G  SGMII interfaces are offered via the SerDes interface signals. sgmii是串行介质独立媒体接口，一般是phy和mac间的接口。 eTSEC作为MAC层，配置接口如果为RGMII一般外部接PHY 如果支持SG
SerDes interface参考设计_CDR设计（5）
cy413026的博客
02-27 3367
CDR一直是比较热门的研究方向，现在比较主流的方法有接收端输入数据和本地时钟的关系将其进行分类。常见的 CDR 拓扑结构可以分为如下的三大类：（1）采用反馈相位跟踪结构。如 PLL，DLL（Delay Locked Loop，延迟锁相环），PI（Phase Interpolator，相位插值器）和 IL（Injection Locked，注入锁定）结构的 CDR。（2）无反馈的基于过采样（Oversampling）结构的 CDR。（3）采用相位同步但没有相位跟踪环路的 CDR，如基于门控振荡器[（Gated
SerDes interface参考设计_接口结构（3）
yijingjijng的博客
08-27 5036
3    接口结构图         一个典型的 8b/10b SerDes 结构如图所示，在发送端，它通常包括 8b/10b编码器，并串转换器，锁相环（PLL）频率合成器和发送器，在接收端，包括 8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器（CDR）和接收器。8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位8b/10b 编码，
SerDes interface参考设计_设计简介（1）
yijingjijng的博客
08-27 5583
目前市场上可见的产品基本都是国外公司的产品。2008 年 9 月，德州仪器公司发布了一款可实现速度达 30Gbps 双向点对点数据传输速率的四通道 SerDes 芯片 TLK3134，该芯片集成时钟抖动清除器，支持每串行通道 600Mbps 至 3.75Gbps的宽泛数据带宽，可以灵活地配置为 XAUI 或 10G FC 收发器。而另一家为通信、工业和消费类等应用领域提供模拟接口器件的厂商Avag
FPGA之JESD204B接口——总体概要 前奏
u013184273的博客
12-02 3133
在开始了解高速接口的时候，必然会涉及到SerDes，本篇博客主要是在阅读大量文献之后形成的转述和总结。serdes的知识点实际上非常多，并且很多文章论述的侧重点不一样，有的测重整体，有的着眼细节，我则综合提取，以帮助跟我一样的初学者能够初步建立对SerDes清晰的认识。 1. 简介 SerDes是Serializer/Deserializer的缩写，即串行器和解串器，顾名思义是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的”器件“。对于FPGA工程师来说“串并转换”再熟悉过不过了
理解SerDes
10-28
FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计，用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么可以没有传输时钟信号？什么是加重和均衡？抖动和误码是什么关系？各种抖动之间有什么关系？本篇小文试着从一个SerDes用户的角度来理解SerDes是怎么设计的, 由于水平有限,一定有不够准确的地方,希望对刚开始接触SerDes的工程师有所帮助。
SERDES接口电路设计
07-13
串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。
OIF-SFI5-02.0.pdf
12-16
Serdes Framer Interface Level 5 Phase 2 Implementation Agreement for 40Gb/s Interface for Physical Layer Devices
Marvell AlleyCat5P Interface layout guide
08-11
Marvell AlleyCat5P user guidelines，主要指导25G,100G等serdes接口的layout，对其它高速差分信号layout也有借鉴作用
BCM5396.rar
11-05
Single-Chip 16-Port SerDes Gigabit Switch.The BCM5396 is a 16-port Gigabit Ethernet (GbE) switch integrated with 16 1.25G SerDes/SGMII port interfaces for connecting to external Gigabit PHYs or fiber ...
538X_5396-AN105-R.pdf
09-16
featuring varying port counts of fully-integrated 1000 Mbps SerDes/Serial Gigabit Media Independent Interface (SGMII). An additional management port is configurable to GMII, Reduced GMII (RGMII), or ...
serdes的cdr原理
08-29
- *2* *3* [SerDes interface参考设计_CDR设计（5）](https://blog.csdn.net/cy413026/article/details/129251356)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值