SerDes interface参考设计_总结（9）

最新推荐文章于 2022-12-30 17:13:00 发布
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分类专栏： SerDes 文章标签： serdes CDR 8B10B编码 fpga 京微雅格国产FPGA 国产FPGA
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           现阶段的设计中，SERDES设计在M7的应用中应该可以满足270Mhz的SDI传输。SERDES的通信，现阶段的瓶颈主要来源FPGA内部的逻辑，其在CDR部分的逻辑时钟需要和采样时钟保持一致，这与7:1的LVDS相比，差距还还是挺大的，虽然8b/10b的SERDES在解串后部分的逻辑是采样时钟的十分之一，但是因为CDR部分的逻辑最终影响了采样的速率，对于此，也有一些方案是用通信时钟速率的一半的时钟对数据进行采样的方法，不过该方法要求对数据进行移位的45度。

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