CAN总线之SJA1000芯片调试

一、SJA1000芯片引脚

Intel模式下的引脚含义

ALE：地址使能，输入引脚

RD：读使能，低有效，输入引脚

WR：写实能，低有效，输入引脚

MODE：can模式选择，1：Intel模式；0：Motorla模式。输入引脚

AD7-AD0：多路复用地址/数据总线，双向引脚

XTAL1、XTAL2：外部振荡器输入引脚

VDD1：逻辑电路的5V供电

VDD2：输入比较器的5V供电

VDD3：输出驱动器的5V供电

Vss1：逻辑电路地

Vss2：输入比较器地

Vss3：输出驱动器地

TX0：输出引脚

TX1：输出引脚

RX0：输入引脚

RX1：输入引脚

RST：复位输入，低有效，复位CAN接口

INT：中断输出，低有效，

CLKOUT：时钟输出

二、需要FPGA控制的引脚

ALE、RD、WR、MODE、INT、AD7-AD0、RST、INT

三、功能介绍

3.1  interface management logic

接口管理逻辑翻译来自cpu的指令，控制can寄存器的地址，为host microcontroller提供中断和状态信息。

3.2 发送缓存

发送缓存是CPU和BSP(比特流处理器)之间的接口，能够存储一个完整的CAN发送信息。13个字节长度，cpu写入，BSP读出。

3.3 receive buffer

接收缓存是验收过滤器和CPU之间的一个接口，存储来自CAN总线的接收信息和验收信息。

接收缓存代表了一个可以进入CPU的13字节窗口，总长度为64字节。在该FIFO的帮助下，CPU可以在接收其他信息的时候处理信息。

3.4 acceptance filter

验收过滤器对接收到的标识和验收过滤寄存器中的内容进行比较，决定是否接收该信息。

3.5 bit stream processor

比特流处理器是一个序列发生器，控制发送缓存，接收缓存和can总线之间的数据流。它还执行CAN总线上的错误检查，仲裁，填充和错误处理。

3.6 bit timing logic

比特时序逻辑检测串行CAN总线和处理与比特时序相关的总线。在信息（硬同步）开始时，隐形到显性的过渡，同步CAN总线比特流，在接收信息期间（软同步）重新同步更进一步的过渡。BLT还提供了可编程的时间段来补偿传播延迟时间和相位偏移，定义一个比特时间的采样点和采样数目。

3.7 error management logic

错误管理逻辑负责传输层模块的错误限制。它接收来自BSP的错误公告，然后通知BSP和IML关于错误的统计。

四、Intel模式读写时序

 

五、工作机制

SJA1000的地址区域包括控制部分和信息缓存。在初始化下载期间，控制部分通过编配置通信参数。通信结束后CAN总线通过microcontroller控制该部分。在初始化期间CLKOUT信号可以被编程为microcontroller决定的值。

将要被发送的信息，必须被写进发送缓存。microcontroller成功接收后，可以从接收缓存中读取被接收的信息。