FPGA中有符号数的相乘

hi小瑞同学

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分类专栏： # FPGA开发文章标签： fpga开发

于 2023-10-23 15:12:07 首次发布

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乘法器系列：

FPGA中有符号数的相乘
FPGA中乘法器的流水线实现
Vivado（复数）乘法器IP核的使用

一、硬件中基本乘法器实现

📄在数字电路中，各种逻辑功能的实现都是由与、或、非等基本逻辑组成，而像乘除这种复杂运算在硬件电路中是没有办法直接实现的。
📄虽然在Veilog中存在 * 运算符，但使用乘号来实现乘法表达式时，在综合时其依旧会被映射成一个乘法器，而且其具体构造未知。

简述一下硬件中实现乘法的原理，以3*5为例：

                        0 1 1            (3) -----> 被乘数
                     x  1 0 1            (5) -----> 乘数
                       ————————
                        0 1 1
                      0 0 0
                    0 1 1
                  ——————————————
                    0 1 1 1 1            (15)-----> 积

📄硬件中乘法需要通过二进制数进行运算。可以看到，实际上积是由被乘数按照乘数进行移位累加所得，对应于实际电路中的移位寄存器和加法器。移位的次数取决于乘数的位宽，所以输入数据时最好将位宽小的数据作为乘数，可以减少运算时间。

二、Verilog实现两个有符号数相乘

2.1 设计思想

📄对于无符号数，我们直接进行对应位的移位累加即可；
📄而对于有符号数，其最高位表示符号位，需要先将符号提取出来进行判断。如果是异号，最终结果为负；如果是同号，最终结果为正。

📄在移位累加前，对于负数，需要先求其绝对值：

负数在数字电路中以其补码的形式存在，求其原码并提取数值位就得到了绝对值。
求原码的方法为：求补码的补码，具体方法就是符号位不动，数值位取反加1。
例如：对于有符号数-3，其补码为1 01，符号位1保持不变，数值位01取反加一得11，最后得到其原码为1 11。

📄中间过程都是针对数值位的操作，移位累加后再将符号位拼接回来。若最后结果是负数，为了便于观察，需要再求其补码。

PS：还有一种方法是两个N bit有符号数相乘时，先将两数进行符号位扩展为2 N bit，再进行移位相加，最后截断高N bit，保留低N bit，即为所得结果。

2.2 程序设计

module multiply
    #(parameter N=5,
      parameter M=4)//N>=M
     (
      input                 clk             ,//输入时钟
      input                 rstn            ,//复位信号     
      input         [N-1:0] multiplicand    ,//被乘数
      input         [M-1:0] multiplier      ,//乘数
      input                 mult_en         ,//输入使能信号
      output        [M+N-1:0] result        ,//最后结果
      output reg            mult_end        //结束标志信号
      );

reg [M-1:0] cnt;//运算周期计数器
reg sign;//符号位
reg [M+N-1:0] result_temp;//中间结果
reg [M+N-1:0] result_r;//最终结果
//移位数据缓存
reg [M-2:0] multiplier_r;
reg [M+N-2:0] multiplicand_r;

//计数
always@(posedge clk or negedge rstn)begin
    if(!rstn)begin
        cnt<='b0;
    end
    else if(cnt==M+1)begin
        cnt<=0;
    end
    else begin
        cnt<=cnt+1'b1;
    end    
end
//确定最终结果的符号
always @(posedge clk or negedge rstn)begin
    if(!rstn)begin
        sign<='b0;
    end
    else begin
        sign<=multiplicand[N-1]^multiplier[M-1] ? 1:0;
    end
end
//乘法实现主要过程
always@(posedge clk or negedge rstn)begin
    if(!rstn)begin
        result_temp<='b0;
        multiplier_r<='b0;
        multiplicand_r<='b0;
    end
    //得到原码
    else if(mult_en&&cnt==0)begin
        multiplicand_r<=multiplicand[N-1] ? {{multiplicand[N-1]},~multiplicand[N-2:0]+1}:multiplicand;
        multiplier_r<=multiplier[M-1] ? {{multiplier[M-1]},~multiplier[M-2:0]+1}:multiplier;
    end
    //初始化
    else if(cnt==1)begin
       result_temp<=multiplier_r[0] ? {{(M){1'b0}},multiplicand_r[N-2:0]} : 0;    
       multiplicand_r<={{(M){1'b0}},multiplicand_r[N-2:0]}<<1;
       multiplier_r<=multiplier_r[M-2:0]>>1; 
    end
    //移位相加
    else if(cnt>1&&cnt<=M)begin               
        multiplicand_r<=multiplicand_r<<1;
        multiplier_r<=multiplier_r>>1;
        result_temp<=multiplier_r[0] ? result_temp+multiplicand_r : result_temp;
    end
    else begin
        result_temp<='b0;
        multiplier_r<='b0;
        multiplicand_r<='b0;
    end    
end

//最终结果赋值输出并产生结束标志信号
always@(posedge clk or negedge rstn)begin
    if(!rstn)begin
        mult_end<=1'b0;
        result_r<='b0;
    end
    else if(cnt==M+1)begin
        mult_end<=1'b1;
        result_r<=sign ? {1'b1,~result_temp[M+N-2:0]+1}:result_temp;
    end
    else begin
        mult_end<=1'b0;
        result_r<='b0;
    end    
end

assign result=result_r;

endmodule

简要说明：

计数器cnt用来控制运算的过程：
在cnt为0时，对有符号数进行处理，得到其原码；
在cnt为1时，中间结果寄存器赋初值，将输入的运算数据高位补零，并进行第一次移位；
在1<cnt<=M时，进行移位相加
在cnt==M+1时，对中间结果进行处理，得到最终结果，并产生结束标志

注：补零操作是必须的！

2.3 仿真

`timescale 1ns / 1ps

module test_tb();
//参数定义
parameter M=multiply.M;
parameter N=multiply.N;
parameter CYCLE_50MHz=20;
//信号声明
reg clk;
reg rstn;
reg [M-1:0] multiplier;
reg [N-1:0] multiplicand;
reg mult_en;
wire [M+N-1:0] result;
wire mult_end;
//50MHz时钟
initial begin
    clk=0;
    forever begin
        #(CYCLE_50MHz/2) clk=~clk;
    end
end
//复位
initial begin
    rstn=1'b0;
    #1;
    rstn=1'b1;
end
//激励产生
initial begin      
    mult_en=1'b0;  
    #1;
    mult_en=1'b1;
    #1;
    multiplicand=-2;
    multiplier=3;   
    @(posedge mult_end);
    	multiplicand=14;
    	multiplier=6;
    @(posedge mult_end);
    	multiplicand=12;
    	multiplier=-4;  
    @(posedge mult_end);
    	multiplicand=-11;
   		multiplier=-7;   
end
//模块例化
multiply multiply_u(
      . clk           (clk)  ,
      . rstn          (rstn)  ,
      . multiplier    (multiplier)  ,
      . multiplicand  (multiplicand)  ,
      . mult_en       (mult_en)  ,
      . result        (result)  ,
      . mult_end      (mult_end)
      );
      
//停止仿真
always begin
    #100;
    if($time>=500)begin
    	$display("Data calculation is OK!");
    	$finish;
    end
end

endmodule