学习日志之VHDL(2)——细节扫盲

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VHDL数据类型

VHDL是一种很注重数据类型的语言,每一个数据不管是哪一种(前面变量说不要标注类型是错的orz)都要在定义时表明其数据类型,且赋值也必须要符合定义。在VHDL中用来定义数据的类型可以分为两块,一块是VHDL已经预定义好的类型,这些类型包含在库中,另一些是用户自己能操作的自定义库。

1. VHDL预定义库(这些不需要声明就能用的)

boolean {false,true}

bit {'0','1'}

bit_vector 

character

string

integer {-2^31~2^31}

real {-1.0e38~1.0e38}

time {ms,ns,ps,us,sec,min}

2.IEEE预定义标准逻辑库(需要用use语句声明)

std_logic

std_logic_vector

(引用下面这些程序包可以让signed,unsigned,integer之间可以混合运算,并且能用加减乘与或非的运算符)

unsigned

signed

std_logic_arith

 

if语句

格式:

if(条件) then 

操作1;

elsif (条件) then

操作2;

end if;

(注意有括号!!!)

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Akimoto Akira

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