Verilog练习：流水灯显示

最新推荐文章于 2024-05-19 13:03:15 发布

吉大秦少游

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分类专栏： HDL与FPGA 文章标签： verilog

本文链接：https://blog.csdn.net/zhanshen112/article/details/109510911

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本文介绍了一个Verilog编程练习，涉及流水灯显示的设计。内容包括流水灯的程序实现以及相应的testbench，用于验证设计的正确性。

摘要由CSDN通过智能技术生成

题目：流水灯

在这里插入图片描述

程序及testbench

// liushuideng.v
module liushuideng(
	input			clk,
	input			rst_n,
	output   reg  [11:0]	led
	);
	
	// time counter's parameter
	parameter	TIME_1S = 50;
	
//	reg [11:0] led;
	reg		   time_1s;
	reg [25:0] cnt;
 //   wire        rst_n;
  //  reg        clk;
	
	// clk counter
	always @(posedge clk or negedge rst_n) begin
		if(rst_n == 1'b0) begin
			cnt <= 0;
			end
		else if(cnt == TIME_1S) begin
			cn