hdlbits系列verilog解答（向量5）-19

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一、问题描述

给定五个 1 位信号（a、b、c、d 和 e），计算 25 位输出向量中的所有 25 个成对一比特比较。如果要比较的两个位相等，则输出应为 1。
out[24] = ~a ^ a; // a == a, so out[24] is always 1.
out[23] = ~a ^ b;
out[22] = ~a ^ c;
…
out[ 1] = ~e ^ d;
out[ 0] = ~e ^ e;

如上图所示，使用复制和级联运算符可以更轻松地完成此操作。

二、verilog源码

module top_module (
input a, b, c, d, e,
output [24:0] out );//

// The output is XNOR of two vectors created by 
// concatenating and replicating the five inputs.
// assign out = ~{ ... } ^ { ... };
assig