Aurora 8B/10B IP核（3）----时钟、复位与状态指示

岁岁人如旧

已于 2023-08-09 16:44:35 修改

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文章标签： fpga开发

于 2023-08-09 16:06:22 首次发布

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系列汇总：一天上手Aurora 8B/10B IP核----汇总篇（直达链接）

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IP是什么？简单来讲，IP就是Xilinx或者第三方开发者把自己的逻辑模块封装成一个黑盒子，然后拿出来给别人用。那什么又是黑盒子？黑盒子就是你看不到里面的东西，你只能看到外面的接口。也就是说IP是某类可以不了解内部构造，仅仅需要对对外接口操作即可以使用的某类特定功能模块。

封装成黑盒子的好处是显而易见的-----你无需对复杂的内部结构了如执掌，只要能做到如何使用即可。可能有人会说了：那这岂不是不符合我们从小学习的“知其然，知其所以然”？不好意思，你是工程师，你不是科学家。老板只关心你把东西做出来、做好，不会关心这个东西你到底懂不懂。

说了这么多的意思就是。Aurora IP核这个东西我们会用就行了，不用纠结它具体是怎么实现的（当然知道肯定更好，无非就是个时间性价比的问题）。那么具体到一个FPGA IP类的黑盒子，我们需要了解哪些对外接口才能把它给用起来呢？无非就是三类：

时钟：对于一个系统，时钟架构是必不可少的，根据其复杂程度，时钟数量、种类也会不同
复位：一个稳健的系统，各类复位信号也是不可缺少的（要能把IP初始化成功）
指示：辅以数个指示信号，可以实现更好的操作、调试等交互功能

系列汇总：一天上手Aurora 8B/10B IP核----汇总篇（直达链接）

1、时钟

时钟看手册好像很多，实际上真的与我们密切相关的无非就是4个。

首先我们打开IP定制界面的第一页Core Options，可以看到3个时钟：

GT Refclk ：Aurora IP核是基于GT作为物理层实现的，所以时钟GT Refclk就是GT的参考时钟。GT的时钟参考只能使用外部的差分时钟，所以具体的值取决你板卡的硬件设计。默认125Mhz。
INIT CLK ：初始化阶段的时钟，在上电初始化阶段，可以使用该时钟来驱动一些逻辑。默认值：50Mhz。
DRP CLK ： DRP时钟，动态重配置，一般没用，默认值：50Mhz（通常一个内部模块需要进行配置，使用两种方法：端口控制和配置参数控制。一个常见的应用就是线速率切换。这时候就需要利用DRP端口来调整部分参数的值，然后复位GTX，使GTX工作在不同的线速率下。）。

上面这三个时钟，是IP核工作所需要的时钟，也是我们需要提供给IP核的。此外，还有一个时钟是IP核提供给我们的：user_clk。这个时钟，是IP核根据设置的线速率及Lane的位宽计算出来的用户时钟，用户需要传输的数据必须是该时钟域下的数据，否则会存在亚稳态风险。关于user_clk值的计算我们在下一章节再讨论。

基本就能总结了：1、GT Refclk的值根据对应硬件设计的来；INIT CLK 和DRP CLK可以用PLL或者MMCM生成；3、user_clk是用户时钟域，我们的数据收发接口应该工作在此时钟域下。