Times_poem-CSDN博客

转载 vivado xdc约束基础知识19：vivado时序约束设置向导中参数配置五（FPGA中亚稳态——让你无处可逃）

来自：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html#3775572时序分析相关文章，一起放进来啦。 1. 应用背景1.1 亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（rec...

2018-07-26 13:27:56 3332

转载 vivado xdc约束基础知识18：vivado时序约束设置向导中参数配置四（特权同学pin2reg时序分析）

来自：https://wenku.baidu.com/view/d760c0fce2bd960591c6775b.html

2018-07-26 13:22:55 1190

原创 vivado xdc约束基础知识17：vivado时序约束设置向导中参数配置三（FPGA静态时序分析——IO口时序（Input Delay /output Delay））

来自：https://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html 总结一：tco为FPGA输入芯片的输出参数，在datasheet上有。此时为3-5ns。总结二：pcb线延时为1ns。总结三：时钟skew一般为总时钟的正负5%。（与第一篇给出的结论一致。） 1.1 概述　　在...

2018-07-26 11:25:36 4015

转载 vivado xdc约束基础知识16：vivado时序约束设置向导中参数配置二（FPGA静态时序分析模型——寄存器到寄存器）

来自：https://www.cnblogs.com/linjie-swust/archive/2012/01/11/2318716.html以下内容为STA所需的基本知识，需要反复理解才能吸收，惭愧的是，我已经理解很多次啦，每一次再看到，都感觉有一点生疏，做流程的同学，可能接触更多，理解更好吧。 1. 适用范围　　本文档理论适用于Actel FPGA并且采用Libero软...

2018-07-26 11:12:03 6461

翻译 vivado xdc约束基础知识15：vivado时序约束设置向导中参数配置一（tco_min, tco_max, trce_dly_min, & trce_dly_max）

来自：https://forums.xilinx.com/xlnx/board/crawl_message?board.id=IMPBD&message.id=16979 最近在vivado约束向导中遇到同样的问题，看网友讨论的结果，有所收获，虽然不一定是最终答案，但是，可以帮我们梳理思路，距离真相更近一些。收获一： tco_min与tco_max来自输入fpga芯片的d...

2018-07-26 10:53:43 4707 1

转载 vivado xdc约束基础知识14：vivado时序问题分析及解决方法

来自：https://wenku.baidu.com/view/e31e471a783e0912a2162ab3.html

2018-07-22 15:18:19 3971

转载 vivado xdc约束基础知识13：Vivado使用误区与进阶——如何读懂用好 Timing Report？

来自：http://www.eetrend.com/node/100057258 《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过约束是为了设计服务，写入Vivado中的XDC实际上就是用户设定的目标，Vivado对FPGA设计的实现过程必须以满足XDC中的约束为目标来进行。那么：如何验证实现后的设计有没有满足时序要求？如何在开始布局...

2018-07-20 13:48:28 4764

原创 FPGA基础知识23(Verilog中条件编译命令_`ifdef、`else、`endif_用法)

来自：https://wenku.baidu.com/view/084ce39427d3240c8547ef2f.html Verilog 中条件编译命令 `ifdef 、 `else 、 `endif 用法一般情况下， Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件...

2018-07-20 11:19:17 16378

原创 vivado xdc约束基础知识12：VIVADO时序分析练习（synthesis及implementation时序优化策略选择）

在xdc中增加时钟约束create_clock -period 10.000 -name clk_100 -waveform {0.000 5.000} [get_ports i_clk_100]create_clock -period 5.000 -name clk_200 -waveform {0.000 2.500} [get_ports i_clk_200] ...

2018-07-20 11:04:17 9619 2

转载 FPGA基础知识22(基于block ram异步fifo使用)

来自：https://blog.csdn.net/u012719559/article/details/31833289 今天，调用block ram 生成的异步FIFO，怎么操作，FIFO的full标志都为高电平，查阅资料，发现，复位时，需要有一个低电平到高电平的切换，然后，才能真正复位。按照要求，更改tb后，的确好用了，在此记录一下。最近一个月在使用fifo做一个...

2018-06-25 15:53:13 3344

转载 FPGA基础知识21(PL控制PS端DDR的设计)

来自：http://www.eefocus.com/antaur/blog/17-08/423773_0818c.html0.引言构建SoC系统，毕竟是需要实现PS和PL间的数据交互，而像上一讲那样PL主机与PL从机之间通过AXI4-Lite总线进行交互有点杀鸡用牛刀了。如果PS与PL端进行数据交互，可以直接设计PL端为从机，PS端向PL端的reg写入数据即可，但是对于图像处理等大数据量的数据交互...

2018-05-20 12:00:08 14797 3

转载 IC设计基础系列之芯片设计流程4：中文FPGA又一神作级资料《玩转IP CORE》 18篇全收录

来自：http://www.ictown.com/thread-99582-1-1.html第一部分：作者介绍如果你觉得IP core 曾经让你眉头紧锁不知所措，那么福利来啦，让加菲博士带你《玩转IP core设计》。作者简介：加菲十年一觉，博士毕业后十多年从事无线通讯产品的研发工作。了解W-CDMA、TDS-CDMA和LTE的标准协议、接收机算法以及系统架构和开发。从事过关于W-CDMA的FPG...

2018-04-28 11:01:09 1700 1

转载 IC设计基础系列之芯片设计流程3：国内IC设计公司没技术含量？海思员工第一个不服

来自：http://www.eefocus.com/mcu-dsp/370656/r0近年来，随着ARM的走红，ARM独特的授权模式也帮助越来越多的中国芯片产业成长起来。尤其是华为海思的成长，更是让很多人感到鼓舞。但很多好事之徒却说它毫无技术含量。　　看完之后痛心疾首，觉得很多人说的很多方面都是不对的，这是对中国IC设计的不尊重。所以献上此文，客观介绍一下芯片的设计制造流程，说一下我眼里的芯片产业...

2018-04-27 17:02:46 4258 3

转载 IC设计基础系列之芯片设计流程2：一个芯片产品从构想到完成电路设计是怎样的过程？

来自：https://www.zhihu.com/question/28322269谢谢邀请. 来回答的比较晚了, 楼上的匿名人士已经把大体框架说的很好啦~ 我觉得我也没有什么可以科普的了. 剩下的都是实际案例分析了. P.S. 如果只是科普/大流程的话, 从199X年硅片的制作流程就没怎么变过, 唯一对芯片设计造成比较大的影响的是随着MOS管变小增加的Design Rule 图来自网络，侵权请...

2018-04-27 15:52:32 3224

转载 IC设计基础系列之芯片设计流程1：一个芯片产品从构想到完成电路设计是怎样的过程？

来自：https://www.zhihu.com/question/28322269学生党+Ctrl V来了。资历尚浅，仅供知乎科普。看你的描述，只是对产业链做个认识的话，平常关注一些公众号就够了，传送门------→IC相关从业者需要常关注哪些网站、微博、公众号？ - 微信公众帐号----------------------------------------------------------...

2018-04-27 15:46:14 5821

转载 IC设计基础系列之芯片设计流程0：一个芯片产品从构想到完成电路设计是怎样的过程？

来自：https://www.zhihu.com/question/28322269第一部分第一步spec，时间大约2周，中间各种坑，讨价还价。第二步，开始文档和rtl编写，其中rtl大约6周，分为0.1，0.5，0.9，freeze。四个阶段，每一阶段都有要验证覆盖的范围。然后与此（rtl）同时，验证组搭验证环境，编写uvm，ovm，vmm等代码。0.1以后后端介入开始布线。0.9后面积约束基本...

2018-04-27 15:43:06 3053

原创基于matlab的深度学习基础知识0：matlab2017a安装及破解

一安装文件： http://www.jb51.net/softs/543158.html或者 https://pan.baidu.com/s/1i5kL0RN#list/path=%2F 提取码：ri9a二安装方法1.1、解压安装包，具体步骤鼠标右键全选“thMWoMaR17a.part01”-“thMWoMaR17a.part13”13个压缩包，并点击“解压文件”1.2、再次右键全选...

2018-04-26 10:23:09 1429

转载 vivado xdc约束基础知识11：Vivado使用误区与进阶——XDC约束技巧之I/O篇 (下)

来自：http://xilinx.eetrend.com/article/8448Vivado使用误区与进阶——XDC约束技巧之I/O篇 (下) 《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式，所以从UCF到XDC的转换过程中，最具挑战的可以说便...

2018-04-20 16:30:25 1632

转载 vivado xdc约束基础知识10：Vivado使用误区与进阶——XDC约束技巧之I/O篇 (上)

来自：http://xilinx.eetrend.com/article/8441Vivado使用误区与进阶——XDC约束技巧之I/O篇 (上)《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式，所以从UCF到XDC的转换过程中，最具挑战的可以说便是...

2018-04-20 16:21:04 2089

转载 vivado xdc约束基础知识9：关于timing中的clock

来自：http://xilinx.eetrend.com/article/12625关于timing中的clock时序收敛模型，分析vivado的timing报告对改善和解决timing 问题很有帮助：图1.时序报告信息当使用ultrascaleor ultrascale + 器件时，如果时序不收敛不看下ug949是不合适的。关于逻辑级数、net delay等常用办法已经介绍很多。平衡conges...

2018-04-20 14:53:24 6478

转载 vivado xdc约束基础知识8：Vivado时序收敛的方法

来自：http://xilinx.eetrend.com/article/9547Vivado时序收敛的方法一个好的FPGA设计一定是包含两个层面：良好的代码风格和合理的约束。时序约束作为FPGA设计中不可或缺的一部分，已发挥着越来越重要的作用。毋庸置疑，时序约束的最终目的是实现时序收敛。时序收敛作为 FPGA设计的重要验证手段之一，是保证FPGA正常工作的必要条件。那么当时序无法收敛时我们应该采...

2018-04-20 14:25:12 5889 1

转载 vivado xdc约束基础知识7：【入门必看】学习Vivado如何获取License

来自：http://xilinx.eetrend.com/article/11624【入门必看】学习Vivado如何获取License老铁，还在为如何获取Vivado License而扎心？无论此刻你是一个需要安装Xilinx Vivado工具链的入门菜鸟，还是已有license过期的Vivado老铁，今儿咱就借着这篇文章，把学习「Vivado如何获取License」这档子事儿给说通透咯~ 手把手...

2018-04-20 14:07:49 1809

转载 vivado xdc约束基础知识6：Vivado: 如何理解多周期路径约束

来自：http://xilinx.eetrend.com/article/9337Vivado: 如何理解多周期路径约束我们先看看单时钟周期的情形，如下图所示。红色标记为默认情况下的建立时间检查，蓝色标记为默认情况下的保持时间检查，且注意保持时间的检查是以建立时间的检查为前提，即总是在建立时间检查的前一个时钟周期确定保持时间检查。如果是多周期，如下图所示，此时两个寄存器之间尽管使用同一个时钟但因为...

2018-04-20 13:52:24 3064

转载 vivado xdc约束基础知识5：XDC约束技巧——CDC篇

来自：http://xilinx.eetrend.com/article/7735上一篇《XDC约束技巧之时钟篇》介绍了XDC的优势以及基本语法，详细说明了如何根据时钟结构和设计要求来创建合适的时钟约束。我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到FPGA设计中常见的CDC路径，到底应该怎么约束，在设计上又要注意些什么才能保证时序报告的准确性？CDC的定...

2018-04-19 11:28:18 2545

转载 vivado xdc约束基础知识4：Vivado中set_clock_groups时钟约束的使用

来自：https://blog.csdn.net/wordwarwordwar/article/details/79183663一、命令格式 set_clock_groups [-asynchronous] [-exclusive] –group <names>二、选项说明 -asynchronous ：顾名思义，时钟是异步不相关的，时钟有完全不同的时钟源 ...

2018-04-19 11:03:26 4930

转载 vivado xdc约束基础知识3：Vivado时钟分组约束的三类应用（set_clock_groups）

来自：http://xilinx.eetrend.com/blog/9564在Vivado中通过set_clock_groups来约束不同的时钟组，它有三个选项分别是-asynchronous，-logically_exclusive和-physically_exclusive。-asynchronous应用于异步时钟，如下图所示，CLKA和CLKB由两个外部独立的晶振提供，那么跨时钟域路径即RE...

2018-04-19 11:00:59 9961

转载 vivado xdc约束基础知识2：关于vivado----xdc文件时钟约束的初识

来自：https://www.cnblogs.com/chensimin1990/p/6842236.html关于vivado----xdc文件时钟约束的初识1.Primary Clocks(主时钟) 然而，对于比较复杂的时钟： 2.某个模块采用的主时钟（比如说GT） 3.时钟分频 4.复杂一点的时钟描述 5.XDC文件的命令...

2018-04-19 10:56:19 6045

转载 vivado xdc约束基础知识1：XDC约束技巧之时钟篇

来自：http://xilinx.eetrend.com/article/7734XDC约束技巧之时钟篇Xilinx©的新一代设计套件 Vivado 中引入了全新的约束文件 XDC，在很多规则和技巧上都跟上一代产品 ISE 中支持的 UCF 大不相同，给使用者带来许多额外挑战。Xilinx 工具专家告诉你，其实用好 XDC 很容易，只需掌握几点核心技巧，并且时刻牢记：XDC 的语法其实就是 Tcl...

2018-04-19 10:26:01 10374

原创 vivado xdc约束基础知识0：常用命令

先简单描述常用命令，后续将详细介绍。1. 外部时钟输入的约束如下：create_clock -period (clock period) -name (clock name) -waveform { (Traise), (Tfall) } [get_ports (clock port name)]2. 已建立的时钟改名create_generated_clock -name (clock name...

2018-04-19 10:19:53 8715 3

转载 AMBA基础知识3：AMBA-AXI总线协议详解

来自：http://blog.sina.com.cn/s/blog_13f7886010102x2iz.htmlAXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和...

2018-04-10 15:15:35 10935

转载 AMBA基础知识2：AMBA AHB总线

来自：https://blog.csdn.net/ivy_reny/article/details/56274412一、AMBA概述 AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构 AHB (Advanced High-performance Bus) 高级高性能总线 ASB (Advanced System ...

2018-04-10 15:07:43 1772

转载 AMBA基础知识1：AMBA AHB总线

来自：http://www.cnblogs.com/lyuyangly/p/4853833.htmlAdvanced Microcontroller Bus Architecture, 即AMBA，是ARM公司提出的总线规范，被很多SoC设计所采用，常用的实现有AHB（Advanced High-Performance Bus）和APB（Advanced Peripheral Bus）。AHB用于...

2018-04-10 14:51:08 2935

转载 AMBA基础知识0：AMBA APB总线

原文地址：https://www.cnblogs.com/lyuyangly/p/4853921.html（一） APB总线接口：　　PCLK APB总线时钟。　　PRESETn APB总线复位。低有效。　　PADDR 地址总线。　　PSELx 从设备选择。　　PENABLE APB传输选通。　　PWRITE 高为写传输，低为读。　　PRDATA 读数据总线。　　PWDATA 写数据总线。　　接口...

2018-04-10 14:45:52 2389

原创 UVM基础知识4：Systemverilog 验证 12.6.1实例

来源：systemverilog验证测试平台编写指南（书籍）1 新建invert.c文件 vi invert.ctypedef struct { unsigned char b, g, r;} *p_rgb;void invert (p_rgb rgb) { rgb->r = ~rgb->r; rgb->g = ~rgb->g; ...

2018-04-04 11:35:30 2194

原创 UVM基础知识3：Systemverilog 验证 12.2.2实例

来源：systemverilog验证测试平台编写指南（书籍）1 新建counter7.c文件 vi counter7.c#include<svdpi.h>#include<malloc.h>#include<veriuser.h>typedef struct { unsigned char cnt;} c7;void* counte...

2018-04-03 17:28:58 2281 1

原创 UVM基础知识2：基于UVM实战2.5.2节源码，通过DPI引入CModel函数

来源：systemverilog验证测试平台编写指南（书籍）来源：UVM实战（书籍）1 新建counter7.c文件 vi counter7.c[html] view plain copy#include<svdpi.h> void counter7( svBitVecVal * o, const svBitVecVal * i, ...

2018-04-03 15:20:46 2763

原创 UVM基础知识1：在vcs中，sv通过DPI调用C函数实例(连接简单的C子程序)

来源：systemverilog验证测试平台编写指南（书籍）1 新建counter7.c文件 vi counter7.c#include<svdpi.h>void counter7( svBitVecVal * o, const svBitVecVal * i, const svBit reset, c...

2018-04-03 14:10:13 9874

原创 UVM基础知识0：在vcs中，sv通过DPI调用C函数实例

来源：systemverilog验证测试平台编写指南（书籍）1 新建factorial.c文件 vi factorial.cint factorial (int i) { if (i <= 1) return i; else return i*factorial(i-1);}2 新建test.sv文件 vi test.svimport "DPI-C" function i...

2018-04-03 13:36:04 4151 1

原创 IC设计基础系列之CDC篇12：异步FIFO设计资源推荐

一、来自cnblogs的设计，均参考一篇外文论文。有代码。异步fifo的设计(FPGA)http://www.cnblogs.com/aslmer/p/6114216.html异步FIFO的FPGA实现http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html二、上篇文章参考的外

2017-06-18 20:29:54 2561

转载 IC设计基础系列之低功耗篇8：（数字IC）低功耗设计入门（八）——物理级低功耗设计&to be continued？

来自：http://www.cnblogs.com/IClearner/tag/%E4%BD%8E%E5%8A%9F%E8%80%97%E8%AE%BE%E8%AE%A1/前面学习了从系统级到门级的低功耗设计，现在简单地了解了一下物理级设计。由于物理级的低功耗设计与后端有关了，这里就不详细学习了。这里主要是学习了一些基本原则，在物理级，进行低功耗设计的基本原则是: 　　

2017-06-17 13:28:26 1297

vim verilog自动化工具

空空如也