vivado xdc约束基础知识17：vivado时序约束设置向导中参数配置三（FPGA静态时序分析——IO口时序（Input Delay /output Delay））

来自：https://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.html

 

总结一：tco为FPGA输入芯片的输出参数，在datasheet上有。此时为3-5ns。

总结二：pcb线延时为1ns。

总结三：时钟skew一般为总时钟的正负5%。（与第一篇给出的结论一致。）

 

 

 

 

1.1  概述

　　在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。

1.2  FPGA整体概念

　　由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。但是针对整个系统FPGA的建立时间保持时间可以简化。

 

　　图1.1  FPGA整体时序图

　　如图1.1所示，为分解的FPGA内部寄存器的性能参数：

　　（1） Tdin为从FPGA的IO口到FPGA内部寄存器输入端的延时；

　　（2） Tclk为从FPGA的IO口到FPGA内部寄存器时钟端的延时；

　　（3） Tus/Th为FPGA内部寄存器的建立时间和保持时间；

　　（4） Tco为FPGA内部寄存器传输时间；

　　（5） Tout为从FPGA寄存器输出到IO口输出的延时；

　　对于整个FPGA系统分析，可以重新定义这些参数：FPGA建立时间可以定义为：

　　（1） FPGA建立时间：FTsu = Tdin + Tsu – Tclk；

　　（2） FPGA保持时间：FTh = Th + Tclk；

　　（3） FPGA数据传输时间：FTco = Tclk + Tco + Tout；

　　由上分析当FPGA成为一个系统后即可进行IO时序分析了。FPGA模型变为如图1.2所示。