verilog中两个模块使用同一信号线时，怎样使得信号线在特定情况下连接到相应的模块？

问题描述：
假设当前有两个verilog 模块M1和M2，分别完成不同的工作，但是二者使用了相同的硬件信号线，比如相同的输入data_in ,输出信号线 data_out。在硬件连接层面的确只有两根信号线，data_in 和data_out ,但是在特定情况下，比如需要使用M1模块时，那么应当将信号线的输入输出连接到M1的响应信号上，怎样和M2区别开呢？
首先，在一个工程中何时运行M1，何时运行M2，应当是由定义的，那就需要定义一个状态机程序，靠状态机实现状态的跳转。（三段式状态机，在我的其他文章中有特意介绍）
解决办法：比如在定义的这个状态机中有状态M1和M2，接下来将使用最简单的阻塞赋值的办法实现硬件信号线的分配：
需要提及的是，在工程顶层（或者其他需要调用这两个模块的地方）调用其他模块时，顶层和模块的连接方式应该清楚，此处不做详细介绍，只做简要举例如下
M1 instance M1_TOP
(
.data_out(data_out_topM1),//输出信号
.data_in(data_out_topM1)
)；
//按照此格式描述信号， 左侧点 . 的后面是M1中的信号，右侧括号内是调用模块中与被调用模块中信号对应的信号，可以认为二者是连接在一起的，data_out_topM1此类的连接类信号，需要定义为wire 型

使用以下的语句实现当状态机运行到不同状态时顶层硬件信号线与特定模块中的信号相互连接：
assign DATA_OUT