Verilog刷题-1-网站介绍

最新推荐文章于 2024-04-16 16:26:01 发布
最新推荐文章于 2024-04-16 16:26:01 发布
阅读量3.5k 收藏 20
点赞数
分类专栏： Verilog刷题 文章标签： Verilog 刷题
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/A_A666/article/details/107226724
版权

刷题网站

先上网站https://hdlbits.01xz.net/wiki/Main_Page

是兄弟就geng我一起

网站描述
  • HDLBits是练习Verilog的网站，和Leetcode有点类似。
  • HDLBits是一个小电路设计练习的集合，用于实践数字硬件设计使用Verilog硬件描述语言/HDL，前面的问题有教程的风格，而后面的问题将逐渐挑战你的电路设计技能。
如何使用
  1. 选择一个问题
  2. 写Verilog代码
  3. 提交，仿真，调试
题目难度和组织结构

网站一共有6个Topics分别为

  • Getting Started-起步熟悉
  • Verilog Language-熟悉Verilog语言、语法
  • combinational Logic
  • Sequential Logic
  • Reading Simulations
  • Writing Testbenches

剩下的电路部分着重于如何使用Verilog构建电路，不过难易程度整体由简单到难，然而并不是严格地这样安排。

综合使用Altera Quartus，同时网站可以支持在线功能仿真,仿真使用ModelSim,通过仿真可以告诉我们两件事：

  1. 我们的电路是否完全匹配参考电路(出现0个“不匹配”)或发生了多少个“不匹配”情况。这里的不匹配是指通过采样我们的电路输出与参考输出不匹配。
  2. 当运行仿真后，产生的电路输出的时序图。模拟波形被分成三个部分:“输入”，“我们的”，和“参考电路的”。在正确的电路中，“我们电路”输出将与“参考电路”输出应该相同。“mismatch”信号告诉你哪些项是不匹配的。

运行结果提示：

  • Compile Error — 电路综合出现问题
  • Simulation Error — 电路综合没问题，但是仿真报错
  • Incorrect — 仿真的输出和参考电路不一致
  • Success! — 成了。

(PS:和D哥约好开干一波儿，加油干啦，不过题目不是很多)

不知道叫啥好一点
关注
  • 0
    点赞
  • 踩
  • 20
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
Verilog编程网站学习
qq_48008050的博客
04-25 1685
目录一、Verilog编程网站二、门电路（一）与门（二）NOR门(三) 异或门三、组合电路（一）组合电路一（二）组合电路二（三）组合电路三三、时序电路（一）时序电路一（二）时序电路二（三）时序电路三 一、Verilog编程网站 在线练习网站：链接. 中文导学：中文导学. 二、门电路 （一）与门 题目链接：link. 关系图 题目：本题要求使用 Verilog 语言描述一个模块，实现下图中与门。 解：图中in2输入信号需要取反。 注意：& 和 && 的区别
Verilog-刷题-1-网站
danerqin2020的博客
03-23 836
Verilog-刷题-1-网站 ** 网站地址： https://hdlbits.01xz.net/wiki/Main_Page 网站内容 使用verilog完成题目给定的任务，网站会提供仿真结果和代码运行结果 欢迎使用Markdown编辑器 你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。 新的改变 我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Ma
FPGA数字IC之Verilog刷题58道代码及视频讲解（有书签）.pdf
06-26
FPGA数字IC之Verilog刷题58道代码及视频讲解（有书签）.pdf
Verilog刷题日志
最新发布
qq_45608842的博客
04-16 260
某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。逻辑表达式时，对其进行了化简，出现编译无法通过的情况，目前还不知道为什么，等弄懂了补个坑。还有自己综合了使用状态机实现状态转换跟D触发器实现状态转换的资源占用率，区别非常大。这里记录一下自己出现的问题，刚开始自己是采用状态机去实现状态转换，但是回归题目说使用D触发器就懵逼了，也看不懂题目是什么意思。根据该转换表和题目，可以发现不同的A值，对于受。对于输出Y，其值只受当前的。上式的左侧q1、q0代表。
Verilog刷题
qq_43823838的博客
01-11 485
Verilog刷题，串并转换，序列产生，握手，glitch-free
Verilog学习之：Hdlbits网站的刷题之旅
m0_56883893的博客
09-01 1411
冲就完事了，加油，奥利给！
32个关于FPGA的学习网站
热门推荐
孤独的单刀
02-13 4万+
帮你整理了32个FPGA学习和资源网站，真的不来看看吗？
IC笔试牛客网verilog刷题总结
矜持小梦的博客
08-13 1337
异步复位必须为边沿触发，题中rst为低有效，所以为下降沿检测 rst_n。T触发器，输入为1，输出取反，输入为0，输出保持。assign 将reg类型数据赋给wire类型。注：beign end中必须是reg类型。单目运算符（| ^ &）...............
verilog刷题笔记3-verilog language
qq_41226402的博客
12-25 402
三、module 1.实例化 1.by position mod_a instance1 ( wa, wb, wc ); 2.by name mod_a instance2 ( .out(wc), .in1(wa), .in2(wb) ); module top_module ( input a, input b, output out ); //mod_a ins (a,b,out); mod_a ins (.in1(a), .in2(b),.out(out));
Verilog练习
10-14
Verilog程序，可以复制粘贴实现来熟悉一下Verilog的具体过程。
verilog刷题笔记2-verilog language
qq_41226402的博客
11-22 560
一、basics 1.simple wire module top_module( input in, output out ); assign out=in; endmodule 2.four wires module top_module( input a,b,c, output w,x,y,z ); assign w=a; assign x=b; assign y=b; assign z=c; endmodule .
牛客网Verilog刷题——VL2
qq_42224089的博客
04-23 762
模块的输入输出信号如下表，需要注意的是：这里rst是低电平复位，且采用异步复位的方式复位。要求用verilog实现两个串联的异步复位的T触发器的逻辑，如下图所示。根据T触发器的原理，可以编写Verilog代码。在数字电路中，我们学过，T触发器的次态。模块的输入输出时序如下图所示。和输入T，当T=0时，
verilog 刷题记录-牛客网-基础语法
约翰克里斯
06-30 667
verilog 刷题记录-牛客网-基础语法系列 作为刷题的一个学习记录，同时和大家进行分享
Verilog刷题-13-Vector1
风行
07-09 706
题目描述 文字描述 Build a combinational circuit that splits an input half-word (16 bits, [15:0] ) into lower [7:0] and upper [15:8] bytes. 一句话描述：将16位输入数据拆分成高8位和低8位数据 图示 无 代码 module top_module( input wire [15:0] in, output wire [7:0] out_hi, output w
卧槽，这才是最强Verilog刷题网站！
yundanfengqing_nuc的专栏
05-06 959
大家好，最近经常有粉丝问零基础/基础薄弱，要怎么开始学习，今天来给大家分享一些Verilog的学习方法，先给大家推荐一个粉丝反馈用起来不错的免费Verilog学习&练习网站：?一个不会用Verilog的程序员甚至一个不会任何硬件语言的人，到底应该怎么学习Verilog呢？怎样才能实现Verilog的，还得是学习语法和编程练习，二者缺一不可。语法的学习可以帮助我们了解怎么使用这个语言，练习则可以帮助我们快速掌握这门语言，二者是相辅相成的，后面使用多了，自然而然就成为了大佬了。
Verilog刷题-7-Andgate
风行
07-09 369
题目描述 文字描述 Create a module that implements an AND gate. 图示 代码 module top_module( input a, input b, output out ); assign out = a&b; endmodule 结果
Verilog刷题-11-7458
风行
07-09 952
题目描述 文字描述 The 7458 is a chip with four AND gates and two OR gates. This problem is slightly more complex than 7420. Create a module with the same functionality as the 7458 chip. It has 10 inputs and 2 outputs. You may choose to use an assign statement to
Verilog刷题-5-Wire4
风行
07-09 233
题目描述 文字描述 图示： 代码 module top_module( input a,b,c, output w,x,y,z ); assign w = a; assign x = b; assign y = b; assign z = c; // assign {w,x,y,z} = {a,b,b,c}; //参考答案 endmodule 结果
牛客Verilog刷题
08-05
回答: 牛客网是一个面向程序员的在线编程练习平台，提供了丰富的编程题目供用户刷题。在牛客网上刷题也包括Verilog语言的题目，Verilog是一种硬件描述语言，用于描述数字电路和系统级集成电路。在Verilog刷题中，常见的内容包括时序逻辑实现、组合逻辑实现以及状态机设计等。常见的Verilog语言知识点包括使用always block实现时序逻辑、使用task和function进行模块化设计、使用循环语句进行计算和赋值操作等。其中，时序逻辑可以使用always block实现，而组合逻辑和循环语句可以用于可综合电路设计。在Verilog刷题中，可以遇到各种题目，比如T触发器的设计和实现，奇偶校验的Verilog代码等。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值