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一、Verilog编程网站
二、门电路
(一)与门
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关系图
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题目:本题要求使用 Verilog 语言描述一个模块,实现下图中与门。
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解:图中in2输入信号需要取反。
注意:& 和 && 的区别,& 是逐位与,而 && 是逻辑与。
(二)NOR门
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关系图:
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问题:本题要求使用 Verilog 实现一个 NOR 门,注意这里其实是或非门,而不是更常见的异或门,或非门是或门的输出取反。
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解:
(三) 异或门
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异或门的输入输出可以概括为:(输入)相同(输出)为 0 ,不同为 1 。
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关系图(这里为异或门输出取反):
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题目:本题要求使用 Verilog 实现一个XNOR 门,如下图:
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解:此处foo中间信号取反这里写中间信号是为了便于理解,实际编程中应该为
assign out = (in1 ~^ in2) ^ in3;
以节约资源。
三、组合电路
(一)组合电路一
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题目:完成下图中的电路。