modelsim 直接创建仿真，而不是从Quartus II 或者 Vivado 仿真

最新推荐文章于 2024-04-18 23:13:13 发布
最新推荐文章于 2024-04-18 23:13:13 发布
阅读量2.2k 收藏 4
点赞数
分类专栏： FPGA Xilinx
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/BBS_vip/article/details/45197401
版权
本文介绍了如何在ModelSim环境中直接建立仿真工程，无需通过Quartus II或Vivado。步骤包括新建工程，添加源文件和testbench，进行编译确保无误，启动仿真并设置顶层文件，最后选择变量添加到波形进行观察。
摘要由CSDN通过智能技术生成

在modelsim里，新建工程，然后将需要被仿真的所有源文件加入，并且加入对应的testbench，然后进行编译，编译通过并且没有错误，就可以进行仿真了。


simulation 里选择 start simulation ，然后会弹出需要仿真顶层文件设置，然后在 work 里找顶层文件。然后选择需要仿真的文件，ok。


然后在下面的图中进行变量选择，然后将其添加到波形， Add wave，我们需要进行选择 initial \ assign 切换信号变量

<

最低0.47元/天 解锁文章
【教程4＞第1章＞第2节】Vivado工程移植到Quartus
FPGA/MATLAB学习教程/源码/项目合作开发
01-16 1146
将Vivado工程移植到Quartus是一个相对复杂的过程，因为这两个软件分别由不同的公司开发，具有不同的设计流程和内部架构。Vivado是Xilinx公司的FPGA设计套件，而Quartus是Intel（前Altera）公司的FPGA设计工具。由于两者的硬件架构、设计元素和工具链存在差异。在移植过程中，需要考虑以下几个方面：硬件架构差异：Xilinx和Intel的FPGA芯片在逻辑单元、布线资源、I/O结构等方面存在差异。因此，在移植时需要重新考虑设计的硬件资源使用情况。
Vivado与modelsim联合仿真（2018.3---10.6c）
GLM798491781的博客
06-18 6560
Vivado自带的仿真，个人觉得跑一些小模块的仿真还是可以的，不过跑一些复杂的的仿真简直就是毫无体验感，建议用第三方仿真软件进行联合仿真，这边主要推荐的Modelsim，下面将介绍主要的操作步骤。首先确定下自己的Vivado版本和适配的ModelSim版本，大家不知道的可以去网上查阅，博主这边使用的版本是Vivado2018.3，与之匹配的ModelSim版本是10.6c。（有时候版本不匹配也能用，不过还是建议尽量匹配版本的好，出现仿真问题是会让你很头疼）打开vivado，点击Tools---Compile
Modelsim仿真工程建立
qq_40793742的博客
09-24 1475
1、新建文件夹，准备好代码编写无误的两个文件，检查是否无误可在quartus II或者ISE下编译运行。 2、新建一个工程   3、输入工程的名字，定位到文件的目录，work文件夹配置文件默认ok即可 4、添加文件到你的工程中，需要仿真的文件都需要添加进去 5、选择文件进行全编译   6、观察文件，编译成功文件会打上勾勾。 7、确认无误后只需要选...
真双口RAM---Quartus与Vivado开发环境区别对比
weixin_54470733的博客
11-15 2089
2、写和写冲突：表示两个端口写使能同时有效且写地址相同，此时需要关断一个写，把两个写端口都需要更新的值处理到一个写端口上面，任何的DP RAM 都不支持写和写冲突。以上述直方图统计使用为例，博主在仿真过程中发现，vivado真双口RAM--B端口读写延迟2个clk；1、读和写冲突：如果读和写同时有效，且读和写是同一个地址时，发生RAM读写冲突，此时会把最新的写数据直接赋给读数据，称为写穿通到读。
Modelsim仿真
qq_54046303的博客
06-11 679
一，实验目的 1.独热码状态机 2.SR锁存器延迟模型 3.移位除法器 二，实验工具 Modelsim 三，实验代码 实验一代码 module ex8_1(clock,reset,x,y1,y2) ; input clock,reset; input x; output y1,y2; reg y1,y2; reg [3:0] cstate,nstate; parameter s0=4'b0001,s1=4'b0010, s2=4'b0100,s3=4'b1000;
使用Modelsim进行独立仿真
qq_40894989的博客
04-18 1279
（就是选择要存放你仿真工程文件的文件夹，方便我们后续进行工程管理）
Modelsim仿真操作指导
zyp626的博客
02-14 1万+
本文主要介绍只使用modelsim进行verilog仿真的详细操作，也介绍了常见的问题
modelsim 独立仿真vivado fifo IP核
李须弥的博客
02-23 5484
1.前言 vivado内自带仿真器，或者可以通过vivado启动第三方仿真工具，联合仿真。但是很多时候，我们希望脱离vivado，利用modelsim或者vcs等第三方仿真工具，高效地仿真。本文介绍如何利用modelsim独立仿真vivado 的IP核(以一个同步fifo为例) 2.准备工作 vivado的ip核仿真相对于altera的ip核仿真较为复杂。altera只需要在仿真的filelist中，添加altera_mf.v以及altera220_model.v，就可以方便地仿真IP核(但是比较新的
使用Modelsim独立仿真Altera IP核
07-06
本文将详细介绍如何使用 Modelsim 独立仿真 Altera IP 核，避免了在 Quartus 中调用 Modelsim 时重复编译库的缺点，并且可以直接在 Modelsim 中进行操作，不再依赖于 Quartus。 1. 软件环境 使用的软件环境为 Win7...
复数乘法器 ip核 练习工程 vivado2018.3/modelsim se10.7 行为仿真
04-06
至于“tcp/ip网络协议”和“网络”标签，虽然在这个具体的练习中它们似乎不是直接相关的主题，但如果你的设计最终将应用于网络通信环境，理解TCP/IP协议栈和网络原理是必要的。例如，如果复数乘法器是某个通信系统的...
【懒人专用】Python实现Modelsim独立仿真Vivado工程的自动化脚本
qq_40807206的博客
02-10 4808
引言 有两种方法可以使用 Modelsim 对 Vivado 工程进行仿真，即级联仿真和独立仿真。 级联仿真就是通过设置使 Vivado 调出 Modelsim 仿真界面并启动仿真，这种方法的好处是当使用 IP时不用自己添加 Xilinx 的 IP库；缺点是仿真效率极低，每次修改代码后需要综合，然后在 Vivado 中调出Modelsim 进行仿真，并且考虑到 Vivado 的优化问题，其综合速度远没有 Modelsim 快。 独立仿真是在 Modelsim ...
Quartus II 13.0打开后闪退
weixin_41155462的博客
05-27 4938
问题描述：上午还在用quartus软件和modelsim联合仿真，下午重新打开电脑，再打开quartus竟然直接闪退，点了好几次都没有是这样的。 解决方法： 第一步、尝试打开其他的项目工程文件，成功打开。说明是这个工程文件设置有问题，上次关闭可能有问题。 第二步、 ...
Modelsim仿真过程（完整版）
热门推荐
sunlinyi66的专栏
11-19 6万+
Modelsim仿真没有想象的那么难，只是我一直不愿意接触而已。我原先都是调C语言程序，没有注意到仿真的重要性，在FPGA上面，仿真占了很大的一部分，而Modelsim就显得很重要了。然后，我就开始学习modelsim,但是，那都是用quartus进行直接调用的，对modelsim的整个操作流程还是不了解。现在我是使用modelsim直接调用编写的程序。 Modelsim也可以编译verilog
modelsim新建工程进行功能仿真
huan09900990的博客
10-25 5901
modelsim 新建工程 进行功能仿真。
怎么独立使用Modelsim进行工程仿真
hucc0706的博客
02-06 9305
原帖：http://www.cnblogs.com/yuphone/archive/2010/08/30/1812932.html转贴： 天马行空W  https://www.cnblogs.com/woshitianma/archive/2012/11/30/Questasim.html感谢文档：艾米电子本人一直用的都是ISE自带的仿真器ISIM进行仿真。后因一篇modulsim的DDR3仿真，...
初学FPGA（一）_软件环境的搭建_UltraEdit+Modelsim+Quartus+Vivado
houlile_sunny的博客
11-28 1390
FPGA初学者第一个PART——软件安装：UE+Modelsim+Quartus+Vivado
在Quartus II环境下使用Modelsim进行Altera IP核独立仿真时，如何优化仿真设置以避免重复编译并提升效率？
最新发布
10-30
为了优化Modelsim在Quartus II环境下的Altera IP核独立仿真设置，并避免重复编译的问题，推荐参考这篇内容翔实的文章：《使用Modelsim独立仿真Altera IP核：高效避免常见问题》。文章详细介绍了如何在Quartus II集成...
"FPGA设计仿真流程详解：ModelSim后仿真操作步骤及基本准备
ModelSim后仿真是一种重要的验证设计正确性的工具，对于FPGA设计来说是必不可少的环节。... ModelSim的工具在quartus, vivado, FPGA, verilog, xilinx, Altera等方面都有广泛的应用，并且在实际工程中证明其效果。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值