verilog 带参数的模块定义和例化

最新推荐文章于 2024-03-04 17:13:41 发布

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分类专栏： verilog&VHDL 文章标签： fpga开发

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1、模块定义

module sync_data
	#( parameter dw = 16 ) 
	(
input           clk_i			,	
input           rst_n_i			,
input           col_mode_i		,	
input [dw-1:0]  ult_data_i	  	,  
input           ult_col_end_i	,  
input [dw-1:0]  tev_data_i		,  
input           tev_col_end_i    ,
input           syn_clk_1hz_i    ,
input           syn_clk_50hz_i   ,
input           syn_clk_18000hz_i,
output [dw-1:0] syn_data_o,
output          frame_en_o
);

assign syn_data_o = syn_data_r;
assign frame_en_o = frame_en_r;
wire [dw-1:0] sampl_data = (col_mode_i == 4'd0 )? ult_data_i : tev_data_i;
reg [dw-1:0] syn_data_r;
reg syn_clk_18000hz_r;

…………

endmodule

2、上面模块的例化

parameter ult_ad_bit_num = 16,
wire [ult_ad_bit_num-1:0]  w_syn_data;
wire                       w_frame_en;

   sync_data #( .dw(ult_ad_bit_num) ) int_sync_data(
			.clk_i				  (l_clk_54M              ),		
			.rst_n_i			  (l_54MHz_sync_rs

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