第五章 门级建模

这篇博客介绍了Verilog中的门级建模,包括与门、或门、缓冲器/非门的类型、真值表和实例引用。此外,还详细讲解了门延迟的概念,如上升、下降和关断延迟,并探讨了在实际设计中如何考虑延迟。最后,通过设计多路选择器和脉动进位全加器的实例,展示了Verilog在门级设计的应用。
摘要由CSDN通过智能技术生成

学习目标

  • 学习verilog提供的门级原语
  • 理解门的实例引用、其符号以及真值表
  • 学习如何根据电路的逻辑图来生成verilog描述
  • 理解门级设计中的上升、下降和关断延迟

门的类型

  • 逻辑电路可以使用逻辑门来设计。Verilog语言预定义了一些逻辑门,来支持用户使用。
  • 基本的逻辑门分两类:
    • 与/或门类(and/or)
    • 缓冲器/非门类(buf/not)

与门和或门

  • 与门、或门都具有一个标量输出端和多个标量输入端。

  • 同属与/或门类的门术语有:

    • and 与门
    • or 或门
    • xor 异或门
    • nand 与非门
    • nor 或非门
    • xnor 同或门
  • 逻辑符号如下
    在这里插入图片描述

  • 其真值表
    在这里插入图片描述

  • Verilog实例引用

    // 定义端口
    wire OUT,IN1,IN2;
    // 基本门的实例引用
    and	a1(OUT,IN1,IN2);
    nand na1(OUT,IN1,IN2);
    or or1(OUT,IN1,IN2);
    nor	nor1(OUT,IN1,IN2);
    xor x1(OUT,IN1,IN2);
    xnor nx1(OUT,IN1,IN2);
    
    // 超过两个,三输入端与非门
    nand nal_3inp(OUT,IN1,IN2,IN3);
    
    //实例引用门,不给实例命名,也是合法的
    and (OUT,IN1,IN2);
    
    

缓冲器/非门

  • buf/not门具有一个标量输入和多个标量输出(与and/or门相反)。我们只讨论一个输入和一个输出的buf/not门,对于具有多个输出端的,所有输出端的值都是相同的。

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