7，Verilog-2005标准篇：信号隐性声明

在开发verilog代码时，我们应该明确按照前面标准给出的语法规则先声明网络和变量（nets and variables），然后再去使用它们。但是，某些时候我们会忘了声明信号而直接使用。这种情况就属于没有显式声明，编译器会使用默认的隐性网络类型，verilog标准的具体规定如下：

- 如果在端口表达式声明中使用了标识符，则应假定默认使用net网络，其矢量位宽与端口表达式声明相同。有关端口表达式声明的讨论，我们后面再聊~

- 如果在primitive实例或module实例的终端列表中使用了标识符，而该标识符没有被提前声明过，则应假定默认使用标量net网络。

- 如果标识符出现在连续赋值语句的左侧，而该标识符在出现连续赋值语句的作用域中都没有被声明过，则应假定默认使用标量net网络。

另外，隐性 net 声明只属于出现 net 引用的作用域。例如，如果隐性net是通过引用在generate块（后面详细介绍这个generate，很重要）中声明的，那么该net只在该generate块中隐性声明。随后在generate模块外或同一模块中的另一个generate模块中对该net的引用要么是非法的，要么会创建另一个不同net的隐性声明。

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