Verilog语法_4(Modelsim自动化仿真)

September 22, 2016
作者：dengshuai_super
出处：http://blog.csdn.net/dengshuai_super/article/details/52620197
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Modelsim自动化仿真平台
Modelsim GUI仿真流程
1.打开Modelsim软件，建一个工程文件夹，简历Modelsim仿真工程。
2.在用户窗口界面加入需要仿真的所有代码和库文件。
3.编译所有文件
4.选择testbench顶层文件启动仿真。
5.选择所要观察的目标信号，并将其加入到波形观察窗口，如需更改bus显示数据格式还需要进一步设置。例如进制转换，模拟波形切换。
6.设置仿真运行时间，启动仿真波形绘制。
7.如果下一次启动有其他文件更改或删除还需要重复以上步骤的部分或者全部。

Modelsim do文件的自动化仿真
1.建立库
2.映射库到物理目录
3.编译源代码
4.启动仿真器
5.执行仿真

Modelsim do文件的自动化仿真Tcl语言的语法
vlib：创建库。格式vlib< library name >,默认库的名字为work
示例：vlib work
vmap：映射逻辑库名，将逻辑库名映射库路径。语法格式vmap work< library name >
示例：vmap work work
vdir：显示指定库的内容。语法格式vdir -lib < library name>
示例：vdir -lib work
vlog：编译Verilog源代码，库名缺省编译到work本地库，文件按顺序编译。
语法格式vlog -work < library name > < file1>.v < file2>.v
示例：vlog -work lpm 220model.v

//ex_shift_reg.v
module ex_shift_reg(
    input  wire  lvds_clk,//接口类似于LVDS的接口（标准的低电压差分信号，2.5v，主要用于远距离高速传输，通过差分线可以传输几十米，可以传输视频等高速信号），需要差分转成单端，现在假设已经把差分信号转成单端了
    input  wire  rst_n,
    input  wire  lvds_d,
    output reg [7:0] o_lvds_d//端口输出最好是寄存器，这是写模块的一个规范，