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于 2023-10-07 15:55:31 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/Kai666888/article/details/133642918

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本文介绍了如何使用Moore型状态机设计一个具有一个输入、一个输出和四个状态的系统，包括状态转换逻辑、异步reset功能及输出逻辑的实现。代码展示了如何使用独热编码并确保同步置位的正确性，避免多驱动错误。

摘要由CSDN通过智能技术生成

The following is the state transition table for a Moore state machine with one input, one output, and four states. Implement this state machine. Include an asynchronous reset that resets the FSM to state A.

State	Next state		Output
State	in=0	in=1	Output
A	A	B	0
B	C	B	0
C	A	D	0
D	C	B	1

Module Declaration

module top_module(
    input clk,
    input in,
    input areset,
    output out);

在编写状态机装换代码时，可以发现采用独热编码代码比较简单。

以下为代码：

module top_module(
    input clk,
    input in,
    input areset,
    output out); //
    reg[3:0] state;
    // A 0001  B 0010  C 0100 D 1000
    parameter A = 0,
              B = 1,
              C = 2,
              D = 3;
    // State transition logic
   
    // State flip-flops with asynchronous reset //异步reset
    always @(posedge clk or posedge areset) begin
        if(areset)begin 
            state <= 4'b0001;
        end
        else
        begin 
              state[A] <= state[A]&(~in) | state[C]&(~in);
              state[B] <= state[A]&in | state[B]&in | state[D]&in;
              state[C] <= state[B]&(~in) | state[D]&(~in);
              state[D] <= state[C]&in;
        end
    end
    // Output logic
    assign out = state[D];
endmodule

由于采用异步置位areset，因此要用always @(posedge clk or posedge areset)

不能将置位和状态转换写在两个模块中，否则会造成多驱动错误。