HDLBits-Design a Moore FSM

该博客介绍了如何利用HDLBits设计一个Moore型有限状态机(FSM),应用于水库的水位控制。通过三个探头S1、S2和S3以及两个水流控制器FR3和DFR,根据水位分为四个阶段,FSM的逻辑确保控制器根据预设条件和水位变化进行操作。文章提供了状态转移图和Verilog代码示例,强调输出控制可以是时序逻辑而非仅限于组合逻辑。
摘要由CSDN通过智能技术生成

题目:

题意:

一个水库,三个探头S1,S2,S3,两个水流控制器,一个FR3到FR1,一个DFR,水位被这三个探头分成了四个档,第一个水流控制器何时开关如表所示,第二个水流控制器的开关由前后水位的比较来决定,只有水位变低了才会打开。

状态转移图:

代码:

module top_module (
    input clk,
    input reset,
    input [3:1] s,
    output fr3,
    output fr2,
    output fr1,
    output dfr
); 
    localparam S0 = 2'b00;
    localparam S1 = 2'b01;
    localparam S2 = 2'b10;
    localparam S3 = 2'b11;
    
    reg [1:0] c_s,n_s;
    
    always @ (posedge clk) begin
        if(reset)
            c_s <= S0;
        else
            c_s <= n_s;
    end
    
    always
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