关于Verilog中module端口类型记录

我的理解如下：

1.在定义module时，输入类型只能为net，而输出类型可以使net或register。

2.在实例化module时，输入类型可以为net或register，输出类型只能为net。

发现别人常用的方法为：定义的时候都是用net，在module的实现中用定义reg给他赋值。

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作者：睿洋的老爸 
来源：CSDN 
原文：https://blog.csdn.net/ngdzlbzlb/article/details/79385329 
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感觉这个讲得很透彻。