Verilog函数及任务（Tasks and Functions）

最新推荐文章于 2024-09-19 18:32:23 发布

寸草心

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分类专栏： HDL

本文链接：https://blog.csdn.net/QQ604666459/article/details/59527352

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本文介绍了Verilog中的函数和任务。函数是一组返回值的语句，有输入参数但无输出端口。任务包含一组语句，可有输入、输出和双向端口。通过示例展示了函数调用和任务启用的语法。

摘要由CSDN通过智能技术生成

Verilog函数及任务（Tasks and Functions）

函数（Function）

函数由一组语句组成，并返回一个值给调用他的语句。
语法：

function [ automatic ] [ size_or_type ] function_name;
  input_declaration
  [ local_declaration ] 
  statement
endfunction 

input_declaration = input [ size ] input_name, ...;

函数至少有一个输入参数，且不能有双向端口和输出端。size_or_type是返回的位范围，格式为[高位：地位]（[msb:lsb]），或者返回类型，如整型，实数。

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