【 FPGA 】Vivado中常用的5个Tcl命令

最新推荐文章于 2024-07-16 17:32:51 发布
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分类专栏： Verilog/FPGA 实用总结区
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本博文内容是学习课程做的笔记，只记录了一些，由于没有基础，且讲的也不是太清楚，只吸收了一部分内容，记录下来备忘。

目录：

Objects的基本概念？

首先讲解Vivado中objects的基本概念，然后是如何使用这5个Tcl命令。

 

cell可以是Verilog中的实例化后的模块，也可以是一些LUT、DSP48E等资源，它们有相应的pin，pin与pin之间的连线为net，port与pin不同，port是FPGA和外部打交道的管脚。

每个port会占用一个FPGA外部管脚，称为package pin，每个package pin都在IO Bank中。

下面是五个常用的Tcl命令，它们都有一些常用的共同的参数，下面分别介绍：

上图也可以看出&#

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例如：set_property -name {xsim.compile.xvlog.more_options} -value {-d SIM_SPEED_UP -d tb_00 -d 其它参数 ...} -objects [get_filesets sim_1]这两条命令是添加所有的模块的波形，简单点说就是所有模块的波形直接加载好了，可以直接观察不用重新运行仿真。：用于设置仿真相关的属性，如仿真工具、仿真语言等。新建波形 top ，并将对应模块的波形添加到其中。一些可用于仿真的基本tcl 命令介绍，
TCL编程语言命令
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set：使用时不必指用变量值类型，因为变量值类型仅为一种（字符串），赋值时，会为变量开辟内存空间存储变量值。unset：取消变量定义，并且释放变量所占用的内存空间。% set a 10;#变量a赋值1010% unset a;#释放变量% puts $a;#输出字符串a所引用的变量#由于a赋值的变量已经释放掉，所以没有有效值hello#需要注意的是当变量多于一个词时，应该加“”，使其认为为一个整体的字符串。
VIVADO tcl命令
08-12
VIVADO参考命令的设计文档，主要详细介绍了TCL命令的详细内容。
vivado tcl 命令手册
04-23
vivado中tcl工具的官方手册，包括tcl中用到的所有命令，方便大家查阅
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xilinx Vivado TCL语言命令手册
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TCL脚本语言被集成在了xilinx的Vivado工具中，使用该语言可以方便快速的实现很多vivado需要手动操作，甚至不能手动操作的功能，极大的加快开发和验证效率。举例来说，我曾用TCL脚本实现jtag一键式加载逻辑（先手动操作一遍，然后将tcl console显示的命令封装为脚本），也曾用TCL脚本实现一键式编译工程。所以，个人感觉是非常有用的，该官方文档里对各类TCL命令进行了详细说明。
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xilinx vivado tcl学习文档，user guide
TCL管理Vivado工程
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03-18 1411
no_ip_version选项用于去除IP的版本信息，方便工程在高版本vivado中打开的情况。这里采用将原工程中ip的xci文件直接拷贝到ip目录中的方式。将原工程的源文件、仿真文文件、约束文件拷贝到src目录下。如果工程有bd文件，生成对应的tcl脚本用于恢复工程。通过TCL Console 将目录切换到tcl目录。如果有多个bd文件，需要依次打开然后执行上述指令。( 需要打开对应的bd文件，不打开会找不到)在TCL Console执行。生成新建工程tcl脚本。添加仿真文件和约束文件。
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