2021-02-20

FPGA工程约束设计tips

可以在综合完的工程中多次修改查看结果，在xdc新加命令想查看结果，可以将命令复制到tcl界面运行，然后重新打开需要查看的report或者在report界面中rerun，直到修改结果符合预期，再进行implement
完成综合之后就可以对时钟进行初步检查约束了。
1.打开综合的design
2.打开report timing summary，检查intra-clock paths（单一时钟域内部），inter-clock paths（时钟域之间），unconstrained paths（未约束的时钟域）是否有违例。如果有违例，则进行后续步骤，一般关注时钟域之间（通过interaction修改），未约束时钟域（在clock networks修改，看到所有时钟都约束上），修改完之后重新打开report继续查看，剩余违例可以重新综合之后再次查看结果
3.打开report clock networks，检查是否有未约束的时钟，如果有，则在xdc内约束上
4.打开report clock interaction（时钟域之间的关系），找出红色部分（违例），然后右键选择set clock groups注意：不要约束两个时钟域之间，这样容易遗漏，在表格中找到与其他时钟关联最多的时钟，然后在set clock groups界面中只保留这个时钟的约束，去掉另一个时钟，将下面的命令添加到xdc中，同时将命令复制到tcl界面运行返回interaction界面，rerun一下，查看该时钟域下是否还存在红色或橙色，一直修改到没有红色和橙色，保存结果。
5.修改完成之后重新综合，再次查看结果