组合逻辑与时序的综合

列题

 regD_out_reg:always@(negedgeclk)if(reset==1)D_outreg<=0; else D_out reg <=((state==S_2)&&(next_state==S_2)&&(D_in==1);注意,其中的式子(state==S2)是为了防止状态机在 S 时过早的对输出置位(见图6.38(b)中的 ASM 图)。将以下代码加入 Seq Rec3Js Moore 模块中: reg D_out_reg:always@(negedgeclk)if(reset==1)D_out_reg<=0; else D_out_reg<=(next state ==S_3):图6.45中的波形图给出了输入为 NRZ 和 R 格式时的输出情况(包括带寄存输出和非寄存输出两种)。注意, Mealy 机中非寄存的输出随输入信号的变化而变化,而寄存的输出与输入信号和时钟有效沿相对应。非寄存的输出超前于时钟信号,而寄存的输出则不然。但 Moore 机带寄存的和非寄存的输出波形则完全相同,非寄存输出由组合逻辑形成,而寄存的输出则来自于一个寄存器。 Din NRzstate1:이Mealy_NRZMealy_NRZ_registeredstae[2:이 Moore _NRZMoore_NRZ_registeredD_in_RZstarel1:0Mealy_RZMealy_RZ_registeredstaie2:0Moore_RZMoore_RZ_registered图6.45带寄存输出和非寄存输出的 Mealy 型和 Moore 型“111”序列检测器仿真结果例6.28图3.24中的 Mealy 和 Moore 状态机,用于从比特流中产生 NRZI 波形的线性转换器。

带寄存输出和非寄存输出的Mealy型和Moore型“111”序列检测器仿真代码

module Seq_Rec_3_1s_Mealy(output D_out, input D_in, E