verilog时序逻辑心得

首先我们需要保证信号的结果是正确的，只要满足目标需求，这时使用时序逻辑还是组合逻辑都是可以的（这里我们讨论的是大多数情况，但也有例外，例如模块的输出一般要求是时序逻辑）。

在实际设计中，为了便于操作，我们可以首先考虑用时序逻辑，看是否能满足设计要求。如果无法满足目标要求，需要凑时序，那么就考虑改为组合逻辑。

举个例子便于大家更好地理解，如下图所示，假设有一个模块，有两个信号dout和dout_vld，其中dout表示数据，dout_vld表示数据有效性。我们假设需要该模块先后输出6和1；

如下图所示，该波形输出就是正确的，只要设计能保证正确性，那不管使用组合逻辑还是时序逻辑，都是可以的。

但假设现在输出的结果如下图所示，输出的是8和5，不是我们目标需要的6和1，并且可以看到，dout_vld比dout晚了一个时钟，这个时候就可以考虑设计dout_vld的时序逻辑改为组合逻辑，将信号dout_vld提前一拍，就可以得到正确的结果。

另一种方法，假设dout是组合逻辑设计的，就是把dout改为时序逻辑实现，将dout推迟一拍，达到信号对齐的效果。

通过上面的详细解释，相信大家都可以掌握时序逻辑和组合逻辑的原理和使用

所以重点不在于给你一个要实现的模块，纠结到底是组合还是时序，重点是完成功能。对于组合和时序，能区分就好了。因为组合能完成的事对时序来说就是晚一个时钟周期再出结果而已。

没错，最终的目标就是实现功能，只要实现了功能，管你用什么。优化的前提就是先实现功能

在设计中，输入信号一般来说你是不知道上一级是寄存器输出还是组合逻辑输出，那么对于本级来说就是一根导线，也就是wire型。而输出信号则由你自己来决定是寄存器输出还是组合逻辑输出，wire型、reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是寄存器输出，较稳定、扇出能力也较好。