vivado/MIGip核仿真过程中init_calib_complete信号无法拉高问题

已于 2024-10-24 15:01:21 修改
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文章标签： fpga开发 FPGA zynq xilinx ddr3 MIG IP 1024程序员节
于 2024-10-16 20:12:16 首次发布
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最近在用vivado实现DDR3存储的项目，正在学习MIG这个IP核的使用，发现配置好了在仿真过程中init_calib_complete这个信号一直没有拉高。一定要读懂xilinx的例程！不是生搬硬套网上的视频教程！看看自己的位宽到底要几片ddr3！
主要情况如下：
example_top 里面的init_calib_complete可以拉高，并且读写时序均可以正常跑起来，但是自己例化就不行了。
仔细对比一下才知道，网上的例程没有说清楚啊！

由于我是有实际电路板的，而电路板上有32位的数据位宽，我选择的ddr3是32位的数据位宽：
在这里插入图片描述
然后我就按照网上的例程，把ddr3_model 那两个文件复制过来，并且例化，最后init_calib_complete就一直无法拉高！
仔细对比才发现，xilinx的例程中对位宽是做了判断的！当不是16位的时候，ddr3_model不一定是例化一个！比如32位的时候例程就例化了两个！
在这里插入图片描述
所以自己在例化的时候应该按照Vivado中的例程来学习例化，切不可照搬网上的例化！

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[Synth 8-1085] da_data with mode 'out' cannot be read ["D:/Vivado/shengteng_pro6/pcie_test/pcie_test.srcs/sources_1/new/adda_test.vhd":127] [Synth 8-1085] da_data with mode 'out' cannot be read ["D:/Vivado/shengteng_pro6/pcie_test/pcie_test.srcs/sources_1/new/adda_test.vhd":127] [Synth 8-1779] cannot read from 'out' object da_data ; use 'buffer' or 'inout' ["D:/Vivado/shengteng_pro6/pcie_test/pcie_test.srcs/sources_1/new/adda_test.vhd":127] [Synth 8-1779] cannot read from 'out' object da_data ; use 'buffer' or 'inout' ["D:/Vivado/shengteng_pro6/pcie_test/pcie_test.srcs/sources_1/new/adda_test.vhd":127]
07-16
这些错误提示是由于在您的代码中，将一个带有 'out' 模式的信号 da_data 用于读取操作。在 Vivado 中，'out' 模式的信号应该只用于输出操作，而不能用于读取操作。解决这个问题的方法是将 da_data 的模式更改为 'buffer' 或 'inout'，以便可以进行读取操作。 您可以在文件 "D:/Vivado/shengteng_pro6/pcie_test/pcie_test.srcs/sources_1/new/adda_test.vhd" 的 127 行查找并更改 da_data 的模式。将其修改为 'buffer' 或 'inout'，然后重新进行综合操作。这样应该能够解决这个问题。
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