时序约束选项

最新推荐文章于 2024-06-26 23:44:48 发布

人无再少年97

最新推荐文章于 2024-06-26 23:44:48 发布

阅读量1.5k

点赞数 3

分类专栏： DC

本文链接：https://blog.csdn.net/buzhiquxiang/article/details/104891894

版权

本文详细介绍了数字电路设计中的时序约束，包括如何通过create_clock命令改变占空比和初始相位，输入时钟的不同沿触发约束，以及输入路径的多个延迟设置。同时，讨论了输出时钟的约束、多个时钟同步电路的同步设计约束，异步设计路径和逻辑上不存在的路径的时序处理，以及多时钟周期的建立和保持时间约束。这些内容对于理解和优化数字电路的时序性能至关重要。

摘要由CSDN通过智能技术生成

一、timing时序
1、占空比不为50%（单沿触发，占空比对综合无影响；双沿触发，占空比对综合有影响）
（1）通过-wave_form改变占空比；例如 create_clock -period 2 -wave_form {0 0.6} [get_ports CLK]
在这里插入图片描述
（2）通过-wave_form改变初始相位，但是不推荐
create_clock -period 2 -wave_form {0.4 1.4} [get_ports CLK]

（3）复杂时钟
create_clock -period 1.6 -wave_form {0 0.4 0.6 1.4} [get_ports CLK]

Tff2_setup=0.03ns，则寄存器最大延迟为：Tmax<=0.6-0.03=0.57ns

2、输入时钟的其他约束
(1)输入时钟有不同沿触发
在这里插入图片描述
create_clock -period 2 [get_ports CLK]

set_input_delay -max 0.3 -clock CLK -clock_fall [get_ports A]
FF1由下降沿触发，FF2由上升沿触发，所以：
在这里插入图片描述
Tmax<=1ns-0.3ns-Tsetup
（2）输入路径有多个

create_clock -period 2 [get_ports CLK]

set_input_delay -max 0.3 -clock CLK -clock_fall [get_ports A]

set_input_delay -max 1.2 -clock CLK -add_delay [get_ports A];#一定要加上-add_delay，不然第二个延迟信息会覆盖第一个延迟信息
若Tsetup=0.14
在这里插入图片描述
Tmax1<=1-0.3-0.14=0.56
Tmax2<=2-1.2-0.14=0.66