vivado Byte Write Enable (Block RAM)

最新推荐文章于 2024-08-23 21:07:13 发布
最新推荐文章于 2024-08-23 21:07:13 发布
阅读量1.1k 收藏 16
点赞数 23
文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/cckkppll/article/details/136197990
版权
这篇文章介绍了AMD支持在块RAM中启用字节写入功能，允许对内存进行高级控制，特别提到了基于列的写入方式。Vivado工具允许利用这种特性，但有特定的写入列宽要求。给出了用VHDL和Verilog编写的True-Dual-PortRAM模块实例。
摘要由CSDN通过智能技术生成

AMD支持在块RAM中启用字节写入功能。使用块RAM中的字节写入功能可以：

•对将数据写入RAM进行高级控制

•单独指定寻址存储器的8位的可写部分

从HDL建模和推理的角度来看，该概念最好描述为基于列的写入：

•RAM被视为大小相等的列的集合

•在写入周期中，您可以分别控制写入这些列中的每一列

Vivado综合推理使您能够利用块RAM字节写入启用功能。所描述的RAM是在块RAM资源上实现的，使用字节写入使能能力，前提是满足以下要求：

•写入宽度相等的列

•允许的写入列宽：8位、9位、16位、18位（8位或9位的倍数）

对于其他写入列宽，例如5位或12位（8位或9位的非倍数），Vivado合成对每列使用单独的RAM：

•写入列数：任意

•支持读写同步：先读、先写，无更改

字节写入启用—具有字节宽写入启用的真双端口（Verilog）

Filename: bytewrite_tdp_ram_rf.v
// True-Dual-Port BRAM with Byte-wide Write Enable
// Read-First mode
// bytewrite_tdp_ram_rf.v
//
module bytewrite_tdp_ram_rf
#(
//--------------------------------------------------------------------------
parameter NUM_COL = 4,
parameter COL_WIDTH = 8,
parameter ADDR_WIDTH = 10,
// Addr Width in bits : 2 *ADDR_WIDTH = RAM Depth
parameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits
//----------------------------------------------------------------------
) (
input clkA,
input enaA,
input [NUM_COL-1:0] weA,
input [ADDR_WIDTH-1:0] addrA,
input [DATA_WIDTH-1:0] dinA,
output reg [DATA_WIDTH-1:0] doutA,
input clkB,
input enaB,
input [NUM_COL-1:0] weB,
input [ADDR_WIDTH-1:0] addrB,
input [DATA_WIDTH-1:0] dinB,
output reg [DATA_WIDTH-1:0] doutB
);
// Core Memory
reg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];
integer i;
// Port-A Operation
always @ (posedge clkA) begin
if(enaA) begin
for(i=0;i<NUM_COL;i=i+1) begin
if(weA[i]) begin
ram_block[addrA][i*COL_WIDTH +: COL_WIDTH] <= dinA[i*COL_WIDTH +:
COL_WIDTH];
end
end
doutA <= ram_block[addrA];
end
end
// Port-B Operation:
always @ (posedge clkB) begin
if(enaB) begin
for(i=0;i<NUM_COL;i=i+1) begin
if(weB[i]) begin
ram_block[addrB][i*COL_WIDTH +: COL_WIDTH] <= dinB[i*COL_WIDTH +:
COL_WIDTH];
end
end
doutB <= ram_block[addrB];
end
end
endmodule // bytewrite_tdp_ram_rf
Byte Write Enable—True Dual Port READ_FIRST Mode (VHDL)
Filename: bytewrite_tdp_ram_rf.vhd
-- True-Dual-Port BRAM with Byte-wide Write Enable
-- Read First mode
--
-- bytewrite_tdp_ram_rf.vhd
--
-- READ_FIRST ByteWide WriteEnable Block RAM Template
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity bytewrite_tdp_ram_rf is
generic(
SIZE : integer := 1024;
ADDR_WIDTH : integer := 10;
COL_WIDTH : integer := 9;
NB_COL : integer := 4
);
port(
clka : in std_logic;
ena : in std_logic;
wea : in std_logic_vector(NB_COL - 1 downto 0);
addra : in std_logic_vector(ADDR_WIDTH - 1 downto 0);
dia : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
doa : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
clkb : in std_logic;
enb : in std_logic;
web : in std_logic_vector(NB_COL - 1 downto 0);
addrb : in std_logic_vector(ADDR_WIDTH - 1 downto 0);
dib : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
dob : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0)
);
end bytewrite_tdp_ram_rf;
architecture byte_wr_ram_rf of bytewrite_tdp_ram_rf is
type ram_type is array (0 to SIZE - 1) of std_logic_vector(NB_COL *
COL_WIDTH - 1 downto 0);
shared variable RAM : ram_type := (others => (others => '0'));
begin
------- Port A -------
process(clka)
begin
if rising_edge(clka) then
if ena = '1' then
doa <= RAM(conv_integer(addra));
for i in 0 to NB_COL - 1 loop
if wea(i) = '1' then
RAM(conv_integer(addra))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=
dia((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);
end if;
end loop;
end if;
end if;
end process;
------- Port B -------
process(clkb)
begin
if rising_edge(clkb) then
if enb = '1' then
dob <= RAM(conv_integer(addrb));
for i in 0 to NB_COL - 1 loop
if web(i) = '1' then
RAM(conv_integer(addrb))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=
dib((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);
end if;
end loop;
end if;
end if;
end process;
end byte_wr_ram_rf;
Byte Write Enable—WRITE_FIRST Mode (VHDL)
Filename: bytewrite_tdp_ram_wf.vhd
-- True-Dual-Port BRAM with Byte-wide Write Enable
-- Write First mode
--
-- bytewrite_tdp_ram_wf.vhd
-- WRITE_FIRST ByteWide WriteEnable Block RAM Template
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity bytewrite_tdp_ram_wf is
generic(
SIZE : integer := 1024;
ADDR_WIDTH : integer := 10;
COL_WIDTH : integer := 9;
NB_COL : integer := 4
);
port(
clka : in std_logic;
ena : in std_logic;
wea : in std_logic_vector(NB_COL - 1 downto 0);
addra : in std_logic_vector(ADDR_WIDTH - 1 downto 0);
dia : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
doa : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
clkb : in std_logic;
enb : in std_logic;
web : in std_logic_vector(NB_COL - 1 downto 0);
addrb : in std_logic_vector(ADDR_WIDTH - 1 downto 0);
dib : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
dob : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0)
);
end bytewrite_tdp_ram_wf;
architecture byte_wr_ram_wf of bytewrite_tdp_ram_wf is
type ram_type is array (0 to SIZE - 1) of std_logic_vector(NB_COL *
COL_WIDTH - 1 downto 0);
shared variable RAM : ram_type := (others => (others => '0'));
begin
------- Port A -------
process(clka)
begin
if rising_edge(clka) then
if ena = '1' then
for i in 0 to NB_COL - 1 loop
if wea(i) = '1' then
RAM(conv_integer(addra))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=
dia((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);
end if;
end loop;
doa <= RAM(conv_integer(addra));
end if;
end if;
end process;
------- Port B -------
process(clkb)
begin
if rising_edge(clkb) then
if enb = '1' then
for i in 0 to NB_COL - 1 loop
if web(i) = '1' then
RAM(conv_integer(addrb))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=
dib((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);
end if;
end loop;
dob <= RAM(conv_integer(addrb));
end if;
end if;
end process;
end byte_wr_ram_wf;
Byte-Wide Write Enable—NO_CHANGE Mode (Verilog)
Filename: bytewrite_tdp_ram_nc.v
//
// True-Dual-Port BRAM with Byte-wide Write Enable
// No-Change mode
//
// bytewrite_tdp_ram_nc.v
//
// ByteWide Write Enable, - NO_CHANGE mode template - Vivado recomended
module bytewrite_tdp_ram_nc
#(
//---------------------------------------------------------------
parameter NUM_COL = 4,
parameter COL_WIDTH = 8,
parameter ADDR_WIDTH = 10, // Addr Width in bits : 2**ADDR_WIDTH = RAM Depth
parameter DATA_WIDTH = NUM_COL*COL_WIDTH // Data Width in bits
//---------------------------------------------------------------
) (
input clkA,
input enaA,
input [NUM_COL-1:0] weA,
input [ADDR_WIDTH-1:0] addrA,
input [DATA_WIDTH-1:0] dinA,
output reg [DATA_WIDTH-1:0] doutA,
input clkB,
input enaB,
input [NUM_COL-1:0] weB,
input [ADDR_WIDTH-1:0] addrB,
input [DATA_WIDTH-1:0] dinB,
output reg [DATA_WIDTH-1:0] doutB
);
// Core Memory
reg [DATA_WIDTH-1:0] ram_block [(2**ADDR_WIDTH)-1:0];
// Port-A Operation
generate
genvar i;
for(i=0;i<NUM_COL;i=i+1) begin
always @ (posedge clkA) begin
if(enaA) begin
if(weA[i]) begin
ram_block[addrA][i*COL_WIDTH +: COL_WIDTH] <= dinA[i*COL_WIDTH +:
COL_WIDTH];
end
end
end
end
endgenerate
always @ (posedge clkA) begin
if(enaA) begin
if (~|weA)
doutA <= ram_block[addrA];
end
end
// Port-B Operation:
generate
for(i=0;i<NUM_COL;i=i+1) begin
always @ (posedge clkB) begin
if(enaB) begin
if(weB[i]) begin
ram_block[addrB][i*COL_WIDTH +: COL_WIDTH] <= dinB[i*COL_WIDTH +:
COL_WIDTH];
end
end
end
end
endgenerate
always @ (posedge clkB) begin
if(enaB) begin
if (~|weB)
doutB <= ram_block[addrB];
end
end
endmodule // bytewrite_tdp_ram_nc
Byte-Wide Write Enable—NO_CHANGE Mode (VHDL)
Filename: bytewrite_tdp_ram_nc.vhd
--
-- True-Dual-Port BRAM with Byte-wide Write Enable
-- No change mode
--
-- bytewrite_tdp_ram_nc.vhd
--
-- NO_CHANGE ByteWide WriteEnable Block RAM Template
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity bytewrite_tdp_ram_nc is
generic(
SIZE : integer := 1024;
ADDR_WIDTH : integer := 10;
COL_WIDTH : integer := 9;
NB_COL : integer := 4
);
port(
clka : in std_logic;
ena : in std_logic;
wea : in std_logic_vector(NB_COL - 1 downto 0);
addra : in std_logic_vector(ADDR_WIDTH - 1 downto 0);
dia : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
doa : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
clkb : in std_logic;
enb : in std_logic;
web : in std_logic_vector(NB_COL - 1 downto 0);
addrb : in std_logic_vector(ADDR_WIDTH - 1 downto 0);
dib : in std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0);
dob : out std_logic_vector(NB_COL * COL_WIDTH - 1 downto 0)
);
end bytewrite_tdp_ram_nc;
architecture byte_wr_ram_nc of bytewrite_tdp_ram_nc is
type ram_type is array (0 to SIZE - 1) of std_logic_vector(NB_COL *
COL_WIDTH - 1 downto 0);
shared variable RAM : ram_type := (others => (others => '0'));
begin
------- Port A -------
process(clka)
begin
if rising_edge(clka) then
if ena = '1' then
if (wea = (wea'range => '0')) then
doa <= RAM(conv_integer(addra));
end if;
for i in 0 to NB_COL - 1 loop
if wea(i) = '1' then
RAM(conv_integer(addra))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=
dia((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);
end if;
end loop;
end if;
end if;
end process;
------- Port B -------
process(clkb)
begin
if rising_edge(clkb) then
if enb = '1' then
if (web = (web'range => '0')) then
dob <= RAM(conv_integer(addrb));
end if;
for i in 0 to NB_COL - 1 loop
if web(i) = '1' then
RAM(conv_integer(addrb))((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH) :=
dib((i + 1) * COL_WIDTH - 1 downto i * COL_WIDTH);
end if;
end loop;
end if;
end if;
end process;
end byte_wr_ram_nc;
cckkppll
关注
从底层结构开始学习FPGA（8）----Block RAM（BRAM，块RAM）
孤独的单刀
07-08 1万+
BRAM作为FPGA底层的存储资源，作用很大，比如可以RAM/ROM/FIFO。
【FPGA教程案例6】基于vivado核的双口RAM设计与实现
FPGA/MATLAB学习教程/源码/项目合作开发
07-02 1664
在FPGA中，RAM是一个十分重要的模块，RAM工作时可以随时从任何一个指定的地址写入（存入）或读出（取出）信息。和ROM类似，在vivado中，新建如下IP核 设置过程如下：memory type设置为simple dual Port RAM PORT A设置...
Dual-Port Block RAM with Two Write Ports and Byte-wide Write Enable in Read-First Mode
weixin_33717298的博客
05-10 156
Initializing Block RAM from external intel hex file 1 -- 2 -- Dual-Port Block RAM with Two Write Ports and 3 -- Byte-wide Write Enable in Read-First Mode 4 -- 5 -- Initializing Block R...
[Vivado] IP核学习之Block Memory Generator
最新发布
weixin_45857378的博客
08-23 1431
Block Memory Generator是Vivado中的IP核，即块存储器生成器。 Block Memory Generator IP核是一种高级内存构造器，可使用Xilinx fpga中的嵌入式块RAM资源来生成面积和性能优化的内存空间。 Block Memory Generator支持（Native）本地接口和AXI4接口。
FPGA内部的Block RAM资源。
HackEle的博客
08-07 164
关注、星标公众号，精彩内容每日送达 来源：网络素材Block RAM 资源概述Xilinx 7 系列 FPGA 中的 Block RAM 可存储高达 36 Kb 的数据，可配置为两个独立的 18 Kb RAM 或一个 36 Kb RAM。每个 36 Kb 块 RAM 可配置为 64K x 1（与相邻的 36 Kb 块 RAM 级联时）、32K x 1、16K x 2、8K x 4、4K x 9、2...
Block RAM 和Distributed RAM
热门推荐
彬彬有礼的专栏
06-09 2万+
==============================================FPGA block RAM和distributed RAM区别区别之1bram 的输出需要时钟，dram在给出地址后既可输出数据。区别之2dram使用根灵活方便些区别之3bram有较大的存储空间，dram浪费LUT资源补充：1，物理上看，bram是fpga中定制的ram资源，dram就是用逻辑单元
FPGA - 7系列 FPGA内部结构之Memory Resources -01- Block RAM资源
Vuko_Coding Zone
07-08 6474
7系列的FPGA内部存储资源主要包括RAM、FIFO这些部分，本文主要节选自UG473第一章，介绍了7系列的FPGA内部的Block RAM资源。Xilinx 7 系列 FPGA 中的 Block RAM 可存储高达 36 Kb 的数据，可配置为两个独立的 18 Kb RAM 或一个 36 Kb RAM。 ...
integer是什么 vivado_Xilinx 中Block ram的三种使用
weixin_35808091的博客
12-23 1065
Block Ram作为一种固定资源存在于FPGA内，我们在设计中当然要好好加以利用，以便节省我们有限的LUT。使用Block Ram一般来讲有两种方法，一是用IP Core Generator，二是自己用硬件语言来描述。当然了，使用IP Core是最省事的一种做法，如今ISE的Core Generator的功能也很强大，可以帮助你定制一个符合你特殊设计要求的Block Ram。也正因为其界面很友好...
vivado_block_design.rar
02-24
Vivado Block Design是Xilinx公司开发的集成开发环境Vivado中的一个重要组成部分，用于创建基于FPGA（Field-Programmable Gate Array）的复杂数字系统。它提供了一个图形化界面，用户可以通过拖拽和连接模块来构建...
基于vivado的IP核实现真双口ram的仿真
03-30
在搜索框中输入“ram”，找到“Block Memory Generator (BMG)” IP核。点击该IP核，进入配置界面。 在配置界面，我们需要设置以下参数： 1. Memory Type：选择“True Dual-Port RAM”，以确保我们得到的是真正的双...
FPGA学习之vivado双口RAM IP核
weixin_43417303的博客
05-15 5735
一、双口RAM的基本介绍及分类 在FPGA中，构建双口RAM可以通过两种方法，一种是利用distributed RAM构建，另一种是利用Block RAM构建。简而言之，Block RAM是使用FPGA中的整块双口RAM资源，而distributed RAM则是用FPGA中的逻辑资源拼凑形成的。一般的原则是，较大的存储应用，建议用bram；零星的小ram，一般就用dram。 vivado的双口RAM的IP核是通过Block Memory Generator产生的，一共可以产生5种不同类型的内存空间，其中RO
Block RAM的IP核开发
05-17
Block RAM的IP核开发详细教程，学习IP核开发的入门教程
FPGA原理与结构（8）——块RAM（Block RAM,BRAM）
apple_53311083的博客
08-16 1万+
FPGA中的BRAM，BRAM实现RAM,ROM,FIFO.RAM工作模式，FIFO含义，BRAM的特性与分布
Vivado IP核之RAM Block Memery Generator
m0_66360845的博客
07-27 7188
本次介绍vivado中RAM（BlockMemeryGenerator）IP核的使用，希望对大家有所帮助。
Verilog经验总结__RAM模块（block ram）
weixin_43752162的博客
12-13 3877
在FPGA设计实现中，经常要用到RAM，这里的RAM一般指的是是静态的RAM。一般FPGA（如xilinx）中就有所谓的block RAM, 它就是现成的RAM资源，我们如果合理编写verilog代码，就可以使我们想要的RAM被综合成block RAM，从而节省逻辑资源，而且性能更优。 在书写某些模块时候，用到了特别大的RAM，比如reg [14:0] mem[0:9999999]；通常情况下会出现无法综合的情况，这时候我们就需要自己书写一个RAM模块，然后在原来模块中调用RAM模块。 ...
Xilinx-BlockRAM-高效移位寄存器
理论结合实践，开启你的电子学习新方案！
10-24 1756
1.在任何情况下，深度较深的以为寄存都强烈建议使用block ram。 思路如上图所示，但实现不推荐用这么多D触发器，也不推荐使用SRL16之类的slice级别移位寄存器。 2.对于（例如图像处理）分多通道时，不用拘泥于单通道对应单block ram。 Block ram是9bit 1920深度。输入格式为R10 G10 B10，如上图最大化利用位宽。 ...
XILINX BMG (Block Memory Generator)
StephenZhou
04-02 1万+
XILINX 系列的 FPGA ，如果想要做一个 RAM，有两种方式： 1、使用逻辑资源组成分布式 RAM，即Distributed RAM 2、使用 XILINX 专用的 Block RAM，即 BRAM 前者是由 CLB 的SLICEM 的 LUT 组合而成，构成 RAM 后，可能分布在不同的地方，具有一定的延迟； 后者是 Block RAM 是内嵌专用的 RAM，是 XILI...
Vivado Block Memory Generator v8.4学习总结
m0_62370664的博客
07-19 3322
对Vivado Block Memory Gnerator v8.4的用法总结
7系列FPGA内部的block ram资源和原语RAMB18E1深入分析
danxutj的博客
10-14 1296
原语RAMB18E1
vivado IP核RAM BLOCK Memery generator
06-13
好的，您想了解有关Vivado IP核RAM BLOCK Memory Generator的信息。 RAM BLOCK Memory Generator是Vivado Design Suite中可用的IP核之一，它可以帮助设计人员快速生成RAM存储器。该IP核支持不同的存储器类型，包括单口RAM、双口RAM和带有读写使能的RAM。此外，RAM BLOCK Memory Generator还提供了多种不同的配置选项，例如存储器大小、字宽、时序参数等，以满足不同应用的需求。通过使用RAM BLOCK Memory Generator，设计人员可以方便地生成所需的RAM存储器，从而加快设计的开发过程。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

cckkppll

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值