USER_CLOCK_ROOT

用于将时钟驱动器或根分配给目标上的特定时钟区域或Pblock
部分。
USER_CLOCK_ROOT属性旨在帮助管理设备上的时钟偏差。
默认情况下，地点和路线工具将自动分配时钟根以实现
设计的最佳时序特性。工具指定的时钟根在
只读CLOCK_ROOT属性。USER_CLOCK_ROOT属性允许您手动
指定时钟根。
重要提示：USER_CLOCK_ROOT属性可以在全局时钟网络上设置，并且只能
分配给由全局时钟缓冲器（BUFG）直接驱动的网段。
USER_CLOCK_ROOT属性在时钟资源放置期间得到验证和使用，因此
作业应在安置前完成。但是，如果您分配了该物业
放置后，您需要重新运行放置以实现时钟根和影响
设计。

由于采用了更灵活的时钟架构，针对UltraScale设备和
UltraScale+设备需要两步过程来路由全局时钟。首先是Vivado
placer分配从时钟路由全局时钟所需的路由资源
源时钟区域到目标时钟区域（clock_ROOT或USER_clock_ROOK）。接下来
Vivado路由器填补了时钟网络上的路由空白。
全局时钟路由在实现过程中自动处理。然而，在某些情况下
其中，时钟网络上的USER_CLOCK_ROOT属性在以下时间已更改
实现时，Vivado工具可能需要update_clock_routing命令
正确地重新路由时钟网络。
架构支持
UltraScale和UltraScale+架构。
适用对象
•直接连接到全局时钟缓冲器输出的全局时钟网（get_nets）。

价值观
•<clock_region|pblock>：指定目标上时钟区域的名称
例如在当前设计中的一个或一个定义的Pblock。时钟区域可以通过以下方式指定
命名或通过get_lockregions命令作为clockregion对象传递。同样地，
Pblock可以通过名称指定，也可以通过get_blocks命令返回。
•<objects>：指定为一个或多个时钟网络或网段。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property USER_CLOCK_ROOT <clock_region | pblock> <objects>

XDC Syntax Examples:

set_property USER_CLOCK_ROOT X1Y0 [get_nets {clk1 clk2}]

set_property USER_CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]