vivado 创建时间约束3

下图显示了完成的输入延迟页面。请注意，四个约束是
跳过。

12.成功输入所有输入约束值后，单击下一步。
向导的“输出延迟”页面显示了中不受约束的所有输出
设计。页面布局与输入页面非常相似。
13.在“输出延迟”页面中，单击“时钟”标题，按时钟的字母顺序对表格进行排序
名字。
14.使用下表约束所有输出，就像您对输入约束值所做的那样。
您可以在向导中一次选择多行，同时编辑多个条目。

15.单击“下一步”继续。
向导在设计中寻找任何不受约束的组合路径。A.
组合路径是指穿过FPGA而不被任何人捕获的路径
顺序元素。该设计不包含任何组合路径。
16.单击“下一步”继续。
物理上排他性的时钟组是指设计中不同时存在的时钟。
这种设计中没有不受约束的物理排他性时钟组。
17.单击“下一步”继续。
没有交互的逻辑上排他性的时钟是同时活动的时钟
共享时钟树部分除外。那么这些时钟之间就没有逻辑路径了
在共享部分之外，它们在逻辑上是互斥的。没有
设计中没有交互的无约束逻辑排他性时钟组。
18.单击“下一步”继续。

具有交互的逻辑排他性时钟是同时活动的时钟，除了
共享时钟树部分。当这些时钟之间有逻辑路径时，只有
仅限于共享时钟树部分的时钟在逻辑上是互斥的，因此
与没有交互的逻辑排他时钟不同地受到约束。没有
设计中具有交互作用的无约束逻辑排他性时钟组。
19.单击“下一步”继续。
异步时钟域交叉页面建议对安全时钟进行约束
域交叉。此设计不包含任何无约束的时钟域交叉。
20.单击“下一步”继续。
下图显示了定时约束向导的最后一页。所有约束
通过单击链接可以查看向导生成的内容。如果你愿意
向导完成后运行任何报告，您可以使用中的复选框选择它们

21.单击“完成”以完成“时间限制”向导。