[Vivado学习] 使用clocking wizard为你的设计添加时钟

最新推荐文章于 2024-10-03 12:11:15 发布

CharleeChan

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分类专栏：软硬件编程文章标签： Vivado Clocking Wizard FPGA

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1. 选择IP Catalog，搜索clocking wizard，并双击clocking wizard。

2. 输入时钟：主时钟Primary clock输入200MHz(根据你的需要修改)，其他默认即可(MMCM)。查询你的开发板的手册，如KC705的手册为ug810.pdf，在里面找到Page 88可以找到可使用的系统时钟为AD11,AD12这个差分时钟。所以主时钟Primary clock选择差分时钟Differential clock capable pin。

3. 输出时钟选项卡：你的设计里需要用到的时钟频率。使用BUFG驱动即可。

4. 然后把你的输出时钟进行端口重命名(Port renaming)为你的设计里所用的时钟端口名，如clk_100M。

5. 在Sources>>IP Sources里找到clk_wiz_0并展开到例化模版(Instantiation template)，双击打开.veo文件，将里面未注释的模块即例化部分的代码拷贝到你的设计里。如：

//你的设计
module top(
    input clk_in1_p,
    input clk_in1_n,    
    output led
    );
  
//以下是添加的代码
  clk_wiz_0 instance_name
     (
     // Clock in ports
      .clk_in1_p(clk_in1_p),    // input clk_in1_p
      .clk_in1_n(clk_in1_n),    // input clk_in1_n
      // Clock out ports
      .clk_100M(clk_100M),     // output clk_10M
      // Status and control signals
      .locked(locked));      // output locked