modelsim 仿真过程

最新推荐文章于 2023-06-04 22:35:51 发布

冬麻麻

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分类专栏： FPGA

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本文介绍了如何创建一个Verilog testbench来测试FluorescentAC计数器模块。在FluorescentAC_Test.vt文件中，设置了时钟、复位信号及计数输入，并通过modelsim进行仿真。仿真步骤包括新建项目、添加源文件、编译、添加波形显示和运行仿真。当遇到加载问题时，检查模块名和端口映射是否正确。

摘要由CSDN通过智能技术生成

以一个计数程序为例，记 fluorescentG1,fluorescentG2,fluorescentG3在70ms的计数值，这三个数的计数值。计数程序FluorescentAC.v没有发出，就是简单示例怎么写testbench，以及modelsim仿真操作。
在这里插入图片描述
testbench文件FluorescentAC_Test.vt如下：
`timescale 1ns/1ps
module FluorescentAC_Test;
reg clk_16M;
reg rst_n;
reg go;
reg fluorescentG1;
reg fluorescentG2;
reg fluorescentG3;
wire[15:0] G1CNT;
wire[15:0] G2CNT;
wire[15:0] G3CNT;
FluorescentAC FluorescentAC_vt
(
.clk_16M(clk_16M),
.rst_n(rst_n),
.go(go),
.fluorescentG1(fluorescentG1),
.fluorescentG2(fluorescentG2),
.fluorescentG3(fluorescentG3),
.G1CNT(G1CNT),
.G2CNT(G2CNT),
.G3CNT(G3CNT)
);

initial
begin
rst_n=1;
clk_16M=0;
fluorescentG1=0;
fluorescentG2=0;
fluorescentG3=0;
#600 rst_n=0;
#600 rst_n=1;
end
always begin #100 clk_16M = ~clk_16M; end
always begin #850 fluorescentG1=~fluorescentG1;end
always begin #1050 fluorescentG2=~fluorescentG2;end
always begin #2050 fluorescentG3=~fluorescentG3;end

endmodule

打开modelsim，file–new project,找个全英文路径，起个名字。之后添加两个文件.v和.vt。
之后编译compile all。点击work下面的vt文件，也就是testbench文件，ok
在这里插入图片描述