fpga综合报告

最新推荐文章于 2024-07-01 14:11:09 发布

Tony Chen - dafeng

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文章标签： report compiler delay constraints processing optimization

本文链接：https://blog.csdn.net/dafengchen/article/details/1630928

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这篇博客详细介绍了FPGA综合过程中Synplify pro的步骤，包括源文件导入、约束设置、综合分析和时序报告。在综合前进行了源程序编译，确保语法正确并满足可综合风格。接着，文章深入探讨了映射优化阶段，如状态机的重新编码、时钟缓冲的添加以及优化。时序报告显示出综合后的电路未能满足时序要求，存在负的最差Slack。此外，报告还提到了资源使用情况，如LUT和寄存器的数目。

摘要由CSDN通过智能技术生成

Synplify pro 的一般步骤：导入源文件－ > 设置 xilinx 约束－ > 选择 xilinx 器件并设置必要的器件参数－ > 执行综合－ > 分析综合的结果－ > 再启动综合过程－ > 向 xilinx 提交网表和约束文件

在执行综合的之前先要对源程序进行编译，检查语法正确性以及是否满足可综合风格，即执行 run － >compile only 。在 tcl 中会给出编译的提示，包括错误警告和 notes ，编译正确后会生成三个文件，分别是日志文件 .srr ， RTL 网表 srs 和 . tlg 文件。日志文件主要由三部分组成：编译过程，映射优化的过程以及时序报告。

下面为编译过程的报告

$ Start of Compile

#Mon Apr 23 22:55:36 2007

Synplicity VHDL Compiler, version 3.1.0, Build 049R, built May 3 2005

@N:"E:/modelsim/HDL_DEMO.VHD":6:7:6:14|Top entity is set to hdl_demo.

VHDL syntax check successful!

Compiler output is up to date. No re-compile necessary

下面为映射优化的过程报告

@N:"E:/modelsim/HDL_DEMO.VHD":6:7:6:14|Synthesizing work.hdl_demo.arch1

@N:"E:/modelsim/ALU.VHD":4:7:4:9|Synthesizing work.alu.arch1

Post processing for work.alu.arch1

Post processing for work.hdl_demo.arch1

@N: CL201 :"E:/modelsim/HDL_DEMO.VHD":72:3:72:4|Trying to extract state machine for register state

Extracted state machine for register state

State machine has 10 reachable states with original encodings of:

0000

0001

0010

0011

0100

1000

1001

1010

1011

1100

@END

以上的报告 fsm 编译器对三个状态机的重新编码。说明了正在综合的是 work.hdl_demo.arch1 和 work.alu.arch1 综合器正视图提取 register state , 状态机按原来的编码有 10 个可达状态 0000 0001 0010 0011 0100 1000 1001 1010 1011 1100

Adding property syn_encoding in cell hdl_demo, value "onehot", to instance state[0:9]

@W: BN116 :"e:/modelsim/alu.vhd&#