Exams/ece241 2013 q7

 JK 触发器具有以下真值表。实现仅具有 D 型触发器和栅极的 JK 触发器。注意：Qold是正时钟边沿之前的D触发器的输出。

module top_module (
    input clk,
    input j,
    input k,
    output Q); 

    always@ (posedge clk) begin
        case ({j,k}) 
        	2'b00:Q <= Q;
            2'b01: Q <= 1'b0;
            2'b10: Q <= 1'b1;
           2'b11: Q <= !Q;
            default:Q <= 1'b0;
        endcase
    end
        
endmodule