验证知识点

数字芯片设计流程-CSDN博客

验证方法及周期_验证周期-CSDN博客

芯片验证资料汇总

芯片验证学习资源汇总_ic验证学习资源-CSDN博客

System Verilog

1，流操作符System Verilog 流操作符_systemverilog流操作符-CSDN博客

[SV]SystemVerilog操作符应用总结_systemverilog字符串拼接-CSDN博客

2，clocking block时钟块，在interface里

SV中的clocking时钟块_sv clocking-CSDN博客

SV_12_Clocking Block-CSDN博客

3，深拷贝，浅拷贝  SV中的浅拷贝和深拷贝_sv浅拷贝深拷贝-CSDN博客

SV中的深拷贝与浅拷贝_sv copy()-CSDN博客

4，系统函数  $info,$error

5，封装，继承，多态。SV绿皮书笔记（五）_sv例化是动态的-CSDN博客

6. `ifndef 、`define和`endif的理解_ifndefine define endif-CSDN博客

7. 字（word），1字节（byte）=8 位（bit.）

8. interface 的modport

modport——SV回顾笔记（2）_sv中的modport有什么用-CSDN博客

interface中modport和clocking_modport用法-CSDN博客

UVM

1、default_sequence的作用

default_sequence的作用？_default sequence-CSDN博客

sequence启动的两种方式_启动sequencer-CSDN博客

uvm中利用sequence产生transaction的各种方法_uvm transcation写法-CSDN博客

2、m_sequencer和p_sequencer

关于UVM中m_sequencer和p_sequencer的个人理解_uvm m_sequencer-CSDN博客

UVM基础-m_sequencer和p_sequencer-CSDN博客

3、管理多个sequence的执行方法：top_sequence

管理多个sequence的执行方法：top_sequence-CSDN博客

4、UVM的同步通信

UVM-同步通信_uvm semaphore-CSDN博客

5、覆盖组

UVM功能覆盖率(一) —— 分类和统计方法-CSDN博客

UVM功能覆盖率(二) —— 基本语法介绍_binsof-CSDN博客

6、域的自动化（default？？）

UVM-域的自动化_uvm域的自动化-CSDN博客

域的自动化—UVM-CSDN博客

7、import和`include的区别

SV中import和include的区别-CSDN博客

UVM学习知识点_uvm中 import和include的区别-CSDN博客

8、tb里接线信号

输入的定义为reg类型，输出的定义为wire型

vivado testbench 注意事项_vivado ip testbench-CSDN博客

testbench文件输入输出类型_被测试模块输入端对应的变量应该声明为 reg 型-CSDN博客

Testbench学习笔记_yebai445791253_新浪博客

9、reg的write等函数

uvm methodology 方法介绍/uvm_reg及对应的方法get/update/mirror/write/read/write_uvm_reg get_access-CSDN博客

UVM — 寄存器模型相关的一些函数_get_mirrored_reg_value-CSDN博客

10.$isunknown

systemverilog $isunknown的使用_isunknown函数-CSDN博客

【SystemVerilog基础】$isunknown 操作符使用说明-CSDN博客

11.断言

SVA——断言属性之序列（sequence与property的用法）_disable iff-CSDN博客