ZYNQ 导出 package delay

最新推荐文章于 2024-12-08 22:32:07 发布

桃叶儿

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分类专栏： ZYNQ

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ZYNQ 导出 package delay

        在ZYNQ 7000系列SOC 的PCB设计中，赛灵思明确要求DDR的走线需要包含器件的package delays.如下图所示：
      
       下面我们就开始介绍如何导出ZYNQ系列SOC的器件package delay
       一、打开Vivado开发软件，找到TCL 控制台输入接口
    ![在这里插入图片描述](https://img-blog.csdnimg.cn/20210505160052508.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2Zoa2o1NzY5,size_16,color_FFFFFF,t_70)

二、在下方输入框中，输入如下命令：

link_design -part xc7z020clg484-2

      命令中 -part 后为需要导出管脚延迟的SOC的具体芯片型号和封装，然后回车，开始执行该TCL命令。执行完成后，如下图所示：

三、再次输入如下命令

write_csv xc7z020clg484-2

此命令将以excel表格的形式输出管脚延迟信息。同时给出了该excel表格的路径和文件名。
四、预览延迟信息
打开文档后，如下图所示：
在这里插入图片描述
其中所有的管脚延时分为最大和最新延时两类，单位为ps。我们在进行PCB设计时，可以将最大最小值做平均，并使用1ps约等于6mil的关系将其转换为长度即可。